[논문 리뷰] Architectural considerations in the design of a third-generation superconducting quantum annealing processor

Kelly Boothby, Colin Enderud외 47명|arXiv (Cornell University)|2021. 08. 05.

Quantum Computing Algorithms and Architecture참고 문헌 8인용 수 11

한 줄 요약

이 논문은 초전도 양자 어닐링 프로세서인 Advantage의 세대째로, 재설계된 타일 기반 레이아웃과 고도화된 제어 회로를 통해 15배 높은 피큐비트 연결성을 달성한 아키텍처적 혁신을 제시한다. $Φ$-DAC의 면적을 3배로 축소하고 각 장치당 4단계를 통합함으로써, 프ogramming 오류를 줄이고 읽기 및 프로그래밍 시간을 그대로 유지하면서도 높은 하미르톤 에너지 스케일 유지를 가능하게 하여 확장 가능하고 고정밀도의 양자 어닐링을 실현한다.

ABSTRACT

Early generations of superconducting quantum annealing processors have provided a valuable platform for studying the performance of a scalable quantum computing technology. These studies have directly informed our approach to the design of the next-generation processor. Our design priorities for this generation include an increase in per-qubit connectivity, a problem Hamiltonian energy scale similar to previous generations, reduced Hamiltonian specification errors, and an increase in the processor scale that also leaves programming and readout times fixed or reduced. Here we discuss the specific innovations that resulted in a processor architecture that satisfies these design priorities.

연구 동기 및 목표

• 이전 세대 초전도 양자 어닐러가 낮은 피큐비트 연결성으로 인해 솔루션 정밀도가 떨어지는 장기 체인 매핑이 필요로 하는 문제를 해결하기 위해.
• 하미르톤 에너지 스케일을 훼손하지 않고도 피큐비트 연결성을 높여, 논리 큐비트 성능을 유지하고 체인 융해 오류를 줄이기 위해.
• 하미르톤 사양 오류를 줄이고, 프로세서 규모와 연결성이 증가함에 따라 프로그래밍 및 읽기 지연 시간을 그대로 유지하거나 감소시키기 위해.
• 제어 회로 통합, 큐비트 레이아웃, 읽기 아키텍처 재고찰을 통해 확장 가능하고 고정밀도의 양자 어닐링을 실현하기 위해.

제안 방법

• 24개의 노드를 포함하는 모듈러 타일 기반 아키텍처를 채택하여, 내부, 홀수 쌍, 외부 커플러를 영리하게 배열함으로써 영리하고 확장 가능한 레이아웃에서 고연결성을 달성하였다.
• 제조 공정 개선을 통해 $Φ$-DAC의 면적을 3배로 축소함으로써, 이전의 2단계 대비 4단계를 장치당 통합함으로써 프로그래밍 속도를 유지하면서도 프로그래밍 정밀도를 향상시켰다.
• 이전 세대 대비 약 3배 길이를 줄인 QFP 기반 시프트 레지스터 패브릭을 구현하여 데이터 읽기 속도를 향상시켰다.
• 프로세서 외곽에 주파수 분할 다중화 초전도성 마이크로레지온터(FASTR)를 활용하여 마이크로파 전송 측정을 통해 시프트 레지스터의 모든 32개 선형 트랙을 동시에 고대역폭으로 읽을 수 있도록 하였다.
• Φ-DAC, 큐비트, 커플러를 포함한 고립되고 차폐된 모듈(플라켓)로 구성된 프로세서 설계를 통해 교차 간섭을 최소화하고 반복적 설계 및 확장성을 가능하게 하였다.
• 더 높은 해상도의 $Φ$-DAC를 통합하여 동시 校정과 제어 정밀도 향상을 달성하였고, 부가적 간섭을 줄이며 하미르톤 정밀도를 향상시켰다.

실험 결과

연구 질문

• RQ1 하미르톤 에너지 스케일을 떨어뜨리거나 프로그래밍 및 읽기 지연 시간을 증가시키지 않고서도 초전도 양자 어닐링 프로세서에서 피큐비트 연결성을 크게 향상시킬 수 있는가?
• RQ2 Φ-DAC 제어 회로의 미니어처라이제이션은 어떤 정도로 확장 가능한 아키텍처에서 더 높은 피큐비트 연결성과 향상된 프로그래밍 정밀도를 가능하게 하는가?
• RQ3 프로세서 크기와 연결성이 증가함에 따라 고정밀도 하미르톤 사양을 유지하기 위해 필요한 아키텍처적 및 제조 혁신은 무엇인가?
• RQ4 데이터 전송 및 읽기 체인의 재설계를 통해 대규모 양자 프로세서에서 읽기 지연 시간을 어떻게 줄일 수 있는가?
• RQ5 모듈성과 차폐는 고연결성 양자 프로세서의 신뢰성 있고 확장 가능하며 유지보수 가능한 설계에 어떤 역할을 하는가?

주요 결과

• 신규 프로세서 아키텍처는 이전 세대 대비 15배 높은 피큐비트 연결성(이전 세대의 6배 대비)을 달성하여 문제 매핑에서 장기 체인 매핑의 필요성을 크게 줄였다.
• $Φ$-DAC의 면적을 3배로 축소함으로써 이전의 2단계 대비 4단계를 장치당 통합할 수 있었고, 이는 프로그래밍 시간을 늘리지 않고도 프로그래밍 정밀도를 향상시켰다.
• QFP 기반 시프트 레지스터 길이가 약 3배로 단축되어 읽기 지연 시간을 줄였고, 30MHz의 바이어스 라인 대역폭에서 각 트랙당 약 10Mbits/s의 데이터 전송 속도를 달성할 수 있었다.
• 주파수 분할 다중화 마이크로레지온터(FASTR)를 통해 프로세서 외곽의 모든 32개 선형 트랙을 동시에 고대역폭으로 읽을 수 있었고, 이로 인해 읽기 시간을 최소화할 수 있었다.
• 차폐되고 고립된 구성 요소를 포함한 모듈러 플라켓 설계로 교차 간섭이 감소하였고, 고연결성 구조의 신뢰성 있고 반복적인 설계가 가능해졌다.
• 더 높은 정밀도의 $Φ$-DAC와 개선된 제어 회로 덕분에 하미르톤 사양 오류가 감소하였고, 에너지 스케일 및 프로그래밍/읽기 지연 시간은 이전 세대 수준을 유지하였다.