[논문 리뷰] Automatic Hardware Synthesis for a Hybrid Reconfigurable CPU Featuring Philips CPLDs

Bernardo Kastrup|ArXiv.org|1998. 11. 12.

Embedded Systems Design Techniques참고 문헌 7인용 수 5

한 줄 요약

이 논문은 필립스 XPLA2 CPLD를 재구성 가능한 단위로 사용하는 하이브리드 재구성 가능한 CPU를 위한 자동 하드웨어 합성 프레임워크를 제시한다. 이는 시간적으로 민감한 어셈블리어 코드 세그먼트를 사용자 간섭 없이 고수준에서 맞춤형 하드웨어 넷리스트로 자동 변환함으로써 성능 향상을 가능하게 하며, 실제 응용 예시를 통해 효과적인 하드웨어 가속 기능을 입증한다.

ABSTRACT

A high-level architecture of a Hybrid Reconfigurable CPU, based on a Philips-supported core processor, is introduced. It features the Philips XPLA2 CPLD as a reconfigurable functional unit. A compilation chain is presented, in which automatic implementation of time-critical program segments in custom hardware is performed. The entire process is transparent from the programmer's point of view. The hardware synthesis module of the chain, which translates segments of assembly code into a hardware netlist, is discussed in details. Application examples are also presented.

연구 동기 및 목표

• 필립스가 지원하는 코어 프로세서와 XPLA2 CPLD를 통합하여 동적 하드웨어 커스터마이제이션을 가능하게 하는 하이브리드 재구성 가능한 CPU 아키텍처 설계.
• 시간적으로 민감한 코드 세그먼트를 사용자 인식 없이 자동으로 맞춤형 하드웨어로 매핑하는 투명한 컴파일 체인 개발.
• 어셈블리어 코드를 CPLD 배포를 위한 하드웨어 넷리스트로 변환하는 하드웨어 합성 모듈 구현.
• 실제 응용 예시를 통해 이 접근법의 실현 가능성과 성능 향상 효과를 입증.
• 비critical 소프트웨어 루틴을 재구성 가능한 하드웨어로 오프로드하여 런타임 성능 최적화를 가능하게 함.

제안 방법

• 코어 프로세서에 필립스 XPLA2 CPLD를 재구성 가능한 기능 단위로 통합한 고수준 아키텍처를 사용한다.
• 하드웨어 합성 모듈이 선택된 어셈블리어 코드 세그먼트를 하드웨어 넷리스트로 변환하는 컴파일 체인을 수립한다.
• 합성 과정은 완전히 자동이며 프로그래머의 시각에서 투명하게 작동한다.
• 넷리스트 생성은 기능 정확성을 유지하면서도 CPLD 상에서 면적과 속도 최적화를 위한 매핑 알고리즘을 사용한다.
• 동적 재구성 기능을 지원하여 런타임 시 다양한 하드웨어 기능을 로드할 수 있다.
• 응용 예시를 통해 합성 플로우의 유효성과 성능 향상 효과를 검증한다.

실험 결과

연구 질문

• RQ1 하이브리드 CPU 아키텍처에서 시간적으로 민감한 소프트웨어 루틴은 어떻게 재구성 가능한 하드웨어로 자동 매핑될 수 있는가?
• RQ2 일반 목적의 CPU 확장에 필립스 XPLA2 CPLD를 재구성 가능한 단위로 사용하는 것이 실현 가능한가?
• RQ3 하드웨어 합성 과정은 프로그래머에게 투명하고 완전히 자동화될 수 있는가?
• RQ4 비critical 코드 세그먼트를 맞춤형 하드웨어로 오프로드함으로써 달성할 수 있는 성능 향상은 무엇인가?
• RQ5 컴파일 체인은 어셈블리어에서 넷리스트로의 번역 과정에서 기능 정확성을 어떻게 확보하는가?

주요 결과

• 하드웨어 합성 모듈은 시간적으로 민감한 어셈블리어 코드 세그먼트를 XPLA2 CPLD용 유효한 하드웨어 넷리스트로 성공적으로 변환하였다.
• 전체 컴파일 과정은 프로그래머에게 투명하여 수동 하드웨어 설계가 필요하지 않았다.
• 이 접근법은 핵심 소프트웨어 루틴의 하드웨어 가속을 통해 성능 향상을 가능하게 하였다.
• 응용 예시는 이 프레임워크가 실제 세계 시나리오에서 실용적으로 적용 가능하다는 것을 입증하였다.
• 시스템은 런타임 재구성 기능을 지원하여 하드웨어 기능의 동적 적응이 가능하였다.
• 고수준 컴파일 체인의 사용은 하드웨어-소프트웨어 공동 설계의 개발 시간과 복잡도를 감소시켰다.