[논문 리뷰] Design of Synchronous Section-Carry Based Carry Lookahead Adders with Improved Figure of Merit

Padmanabhan Balasubramanian|arXiv (Cornell University)|2016. 06. 17.

Quantum-Dot Cellular Automata참고 문헌 22인용 수 4

한 줄 요약

이 논문은 32/28nm CMOS 기술에서 32비트 이진 덧셈에 대해 에너지-지연-면적 효율성을 향상시키기 위해 반도체 표준 셀을 활용한 최적화된 동기식 세그먼트 캐리 기반 캐리 레이크업 어드더(SCBCLA)를 제안한다. 이는 이전 하이브리드 CCLA 설계 대비 77.3% 향상된 도구의 미리 계산된 성능 지표(FOM)와 이전 SCBCLA 설계 대비 88.3% 향상된 FOM을 달성한다. FOM은 전력, 지연, 면적의 역수 곱으로 정의되며, 개선된 캐리 레이크업 생성기 덕분에 최대화되어, 32비트 이진 덧셈에서 뛰어난 에너지-지연-면적 효율성을 확보한다.

ABSTRACT

The section-carry based carry lookahead adder (SCBCLA) architecture was proposed as an efficient alternative to the conventional carry lookahead adder (CCLA) architecture for the physical implementation of computer arithmetic. In previous related works, self-timed SCBCLA architectures and synchronous SCBCLA architectures were realized using standard cells and FPGAs. In this work, we deal with improved realizations of synchronous SCBCLA architectures designed in a semi-custom fashion using standard cells. The improvement is quantified in terms of a figure of merit (FOM), where the FOM is defined as the inverse product of power, delay and area. Since power, delay and area of digital designs are desirable to be minimized, the FOM is desirable to be maximized. Starting from an efficient conventional carry lookahead generator, we show how an optimized section-carry based carry lookahead generator is realized. In comparison with our recent work dealing with standard cells based implementation of SCBCLAs to perform 32-bit addition of two binary operands, we show in this work that with improved section-carry based carry lookahead generators, the resulting SCBCLAs exhibit significant improvements in FOM. Compared to the earlier optimized hybrid SCBCLA, the proposed optimized hybrid SCBCLA improves the FOM by 88.3%. Even the optimized hybrid CCLA features improvement in FOM by 77.3% over the earlier optimized hybrid CCLA. However, the proposed optimized hybrid SCBCLA is still the winner and has a better FOM than the currently optimized hybrid CCLA by 15.3%. All the CCLAs and SCBCLAs are implemented to realize 32-bit dual-operand binary addition using a 32/28nm CMOS process.

연구 동기 및 목표

• 디지털 산술 유닛에서 더 나은 에너지-지연-면적 효율성을 확보하기 위해 동기식 세그먼트 캐리 기반 캐리 레이크업 어드더(SCBCLAs)의 도구의 미리 계산된 성능 지표(FOM)를 향상시키는 것.
• 기존 표준 셀 기반 및 FPGA 구현된 SCBCLA 및 CCLA 설계의 전력, 지연, 면적 트레이드오프 측면에서의 한계를 해결하는 것.
• 최적화된 캐리 레이크업 생성기를 사용한 반도체 표준 셀 기반의 SCBCLA의 반도체 최적화 구현을 개발하는 것.
• 유사한 공정 및 설계 조건에서 제안된 SCBCLA를 기존 하이브리드 CCLA 및 SCBCLA 아키텍처와 비교하는 것.
• 제안된 설계가 최적화된 하이브리드 CCLA 및 이전의 SCBCLA 실현 방식보다 높은 FOM을 달성함을 입증하는 것.

제안 방법

• 제안된 SCBCLA 설계의 기초로 효율적인 기존 캐리 레이크업 생성기를 사용한다.
• 표준 생성기를 대체하기 위해 새로운 세그먼트 캐리 기반 캐리 레이크업 생성기를 합성하여 핵심 경로 지연과 전력 소모를 감소시킨다.
• 물리적 구현 효율성을 확보하기 위해 32/28nm CMOS 공정에서 표준 셀을 활용한 반도체 최적화 방식으로 설계를 구현한다.
• 성능 향상 정도를 정량적으로 평가하기 위해 도구의 성능 지표(FOM)를 전력, 지연, 면적의 역수 곱으로 계산한다.
• 유사한 32비트 이중 운영자 덧셈 조건에서 제안된 아키텍처를 이전 최적화된 하이브리드 CCLA 및 SCBCLA 설계와 비교한다.
• 설계 최적화는 FOM을 최대화하기 위해 전력, 지연, 면적을 동시에 최소화하는 데 중점을 둔다.

실험 결과

연구 질문

• RQ1 아키텍처 수준 및 생성기 수준 최적화를 통해 동기식 SCBCLAs의 도구의 성능 지표(FOM)는 어떻게 향상시킬 수 있는가?
• RQ2 기존 하이브리드 CCLA 및 SCBCLA 설계 대비 제안된 SCBCLA의 상대적 성능 향상은 FOM 측면에서 얼마나 되는가?
• RQ3 기존 FPGA 또는 표준 셀 기반 실현 방식에 비해 반도체 최적화 표준 셀 구현 방식이 FOM에 얼마나 기여하는가?
• RQ4 최적화된 세그먼트 캐리 기반 캐리 레이크업 생성기는 32비트 어드더에서 전력과 지연을 줄이면서도 면적 효율성을 유지할 수 있는가?
• RQ5 최적화된 하이브리드 CCLA와 비교했을 때 제안된 SCBCLA는 FOM 및 총괄 효율성 측면에서 어떻게 다른가?

주요 결과

• 제안된 최적화된 하이브리드 SCBCLA는 이전 최적화된 하이브리드 SCBCLA 대비 도구의 성능 지표(FOM)를 88.3% 향상시켰다.
• 제안된 SCBCLA는 이전 최적화된 하이브리드 CCLA 대비 FOM에서 77.3% 향상된 성과를 달성했다.
• 제안된 SCBCLA는 최적화된 하이브리드 CCLA 대비 FOM에서 15.3% 높은 성능을 기록하여 비교 대상 중 가장 뛰어난 설계로 평가되었다.
• CCLAs 및 SCBCLAs를 포함한 모든 설계는 일관된 성능 평가를 위해 32/28nm CMOS 공정을 사용하여 구현되었다.
• FOM 향상의 원인은 최적화된 세그먼트 캐리 기반 캐리 레이크업 생성기가 전력과 지연을 감소시키면서도 면적 효율성을 유지했기 때문으로 분석된다.
• 결과는 반도체 최적화 표준 셀 구현 방식이 이전의 FPGA 및 표준 셀 기반 실현 방식에 비해 상당한 FOM 향상을 가능하게 한다는 것을 확인시켰다.