[논문 리뷰] Exact Synthesis of Reversible Logic Circuits using Model Checking

R. L. Ray, Arup Deka외 1명|arXiv (Cornell University)|2017. 02. 24.

Quantum Computing Algorithms and Architecture참고 문헌 19인용 수 4

한 줄 요약

이 논문은 NuSMV를 사용한 제한된 모델 체킹을 통해 역성 논리 회로의 정확한 합성 방법을 제안하며, 합성 문제를 성질 위반 문제로 프레임워크화한다. 반복적으로 게이트 시퀀스의 bound를 증가시켜 유효하고 최소한의 회로를 찾을 때까지 최적의 게이트 수를 달성한다. 이는 최대 10개의 입력과 10개의 게이트를 가진 회로를 성공적으로 합성하며, 벤치마크와 무작위 순열에서 이전의 정확한 방법들보다 뛰어난 성능을 보인다.

ABSTRACT

Synthesis of reversible logic circuits has gained great atten- tion during the last decade. Various synthesis techniques have been pro- posed, some generate optimal solutions (in gate count) and are termed as exact, while others are scalable in the sense that they can handle larger functions but generate sub-optimal solutions. Although scalable synthe- sis is very much essential for circuit design, exact synthesis is also of great importance as it helps in building design library for the synthesis of larger functions. In this paper, we propose an exact synthesis technique for re- versible circuits using model checking. We frame the synthesis problem as a model checking instance and propose an iterative bounded model checking calls for an optimal synthesis. Experiments on reversible logic benchmarks shows successful synthesis of optimal circuits. We also illus- trate optimal synthesis of random functions with as many as 10 variables and up to 10 gates.

연구 동기 및 목표

• 스케일이 가능하지만 최적은 아닌 방법의 한계를 해결하고, 최적의 게이트 수를 보장하는 역성 논리 회로 합성 기법을 개발하는 것.
• 모델 체킹을 새로운 프레임워크로 활용하여 최적의 해를 찾는 과정에서 회로 성질의 형식적 검증을 가능하게 하는 것.
• 모델 체킹 기술의 발전을 활용하여 정확한 합성의 설계 공간을 확장하고, 이전에 가능하지 않았던 더 큰 기능의 합성을 가능하게 하는 것.
• 표준 벤치마크와 무작위 순열에서의 검증을 통해, 최대 10입력 함수에 대해 제한된 게이트 수를 가진 상태에서 정확성과 확장성을 입증하는 것.

제안 방법

• 합성 문제는 Kripke 구조로 모델링되며, 이는 역성 계산을 상태 전이 시스템으로 표현한다.
• LTL/CTL 성질이 정의되며, 이 성질이 위반될 경우 목표 순열을 실현하는 Toffoli 게이트의 유효한 시퀀스에 해당한다.
• 반복적으로 증가하는 bound를 사용한 제한된 모델 체킹을 통해 가장 짧은 위반 시퀀스를 검색하며, 체계적인 제한된 검색을 통해 최적성을 보장한다.
• 해당 방법은 NuSMV 모델 체커를 사용하여 제한된 모델 체킹을 수행하며, 성질의 위반이 최적의 게이트 시퀀스를 도출한다.
• 벤치마크 회로와 무작위 순열 모두를 지원하며, 효율성을 위해 최대 게이트 수에 제약을 둔다.
• 이 프레임워크는 전이 시스템과 성질 사양을 수정하기만 하면 다른 역성 게이트 라이브러리로도 일반화하여 확장할 수 있다.

실험 결과

연구 질문

• RQ1 모델 체킹이 최적성 보장을 보장하면서도 역성 논리 회로 합성 문제를 효과적으로 해결하는 데 사용될 수 있는가?
• RQ2 정확한 합성에 있어 모델 체킹 기반 접근이 유의미하고 효율적인 최대 입력 크기와 게이트 수는 얼마인가?
• RQ3 표준 벤치마크와 무작위 순열에서 기존의 정확한 합성 기법과 비교해 성능과 최적성 측면에서 제안된 방법은 어떻게 다른가?
• RQ4 최적의 게이트 수가 제한된 상태에서, 더 큰 역성 함수(예: 8개 이상의 입력)를 합성하는 데에 이 방법이 확장 가능한가?
• RQ5 모델 체킹 기반 접근이 모델 체킹 도구의 발전을 활용하여 정확한 합성의 한계를 확장할 수 있는 실현 가능한 길을 제공하는가?

주요 결과

• 제안된 방법은 테스트한 모든 벤치마크 함수에 대해 최적의 역성 회로를 성공적으로 합성하였으며, 이전에 보고된 게이트 수와 동일하거나 이를 초월하였다.
• 3- 및 4-입력 벤치마크에서, 이전의 정확한 연구에서 보고된 바와 동일한 게이트 수를 달성하여 정확성을 확인하였다.
• 10입력 무작위 순열을 최대 10개의 게이트로 합성하는 데 합리적인 시간과 메모리 사용량을 기록하여, 이전의 정확한 방법들보다 확장성 있는 성능을 입증하였다.
• 6–10개의 입력을 가진 무작위 순열에서, 최적의 게이트 수를 달성하였으며, 합성 시간은 복잡성에 따라 1초 미만에서 1시간 이상으로 다양하였다.
• 이전 연구에서 해결책을 보고하지 못한 몇몇 벤치마크에서 제안된 방법이 더 뛰어난 성능을 보였으며, 이는 이전에 해결이 어려웠던 케이스를 다룰 수 있음을 시사한다.
• 결과적으로, 모델 체킹 기반 합성은 기존의 검색 기반 또는 SAT 기반 정확한 합성과 대비해 확장성 있고 정확한 대안이 될 수 있음을 시사한다.