[논문 리뷰] Hardware optimized parity check gates for superconducting surface codes

Matthew J. Reagor, Thomas C. Bohdanowicz외 3명|arXiv (Cornell University)|2022. 11. 11.

Quantum Computing Algorithms and Architecture인용 수 4

한 줄 요약

이 논문은 초전도 표면 코드를 위한 하드웨어 최적화된 패리티(HOP) 게이트를 제안하며, 단일 다섯 큐비트 얽힘 게이트를 사용해 동시에 다중 큐비트 조건부 위상 누적을 통해 안정자 측정을 수행한다. HOP 기법은 표준 표면 코드의 $0.79\times10^{-3}$보다 높은 $1.25\times10^{-3}$의 더 높은 논리 오차 임계값을 달성하여, 물리적 오차율이 감소함에 따라 오차 억제 속도가 느려지더라도 더 뛰어난 내구성을 보여준다.

ABSTRACT

Error correcting codes use multi-qubit measurements to realize fault-tolerant quantum logic steps. In fact, the resources needed to scale-up fault-tolerant quantum computing hardware are largely set by this task. Tailoring next-generation processors for joint measurements, therefore, could result in improvements to speed, accuracy, or cost -- accelerating the development large-scale quantum computers. Here, we motivate such explorations by analyzing an unconventional surface code based on multi-body interactions between superconducting transmon qubits. Our central consideration, Hardware Optimized Parity (HOP) gates, achieves stabilizer-type measurements through simultaneous multi-qubit conditional phase accumulation. Despite the multi-body effects that underpin this approach, our estimates of logical faults suggest that this design can be at least as robust to realistic noise as conventional designs. We show a higher threshold of $1.25 imes 10^{-3}$ compared to the standard code's $0.79 imes 10^{-3}$. However, in the HOP code the logical error rate decreases more slowly with decreasing physical error rate. Our results point to a fruitful path forward towards extending gate-model platforms for error correction at the dawn of its empirical development.

연구 동기 및 목표

• 초전도 트랜몬 큐비트에 특화된 하드웨어 최적화된 오류 보정 기법을 설계하기 위해.
• 다중 게이트 안정자 측정 시퀀스를 단일 다중체 게이트로 대체하여 고장내성 양자 계산의 자원 오버헤드를 줄이기 위해.
• 초전도 회로에서의 다중체 상호작용이 전통적인 표면 코드보다 유사하거나 더 나은 오차 임계값을 달성할 수 있는지 평가하기 위해.
• 하드웨어에 맞춘 오류 보정 아키텍처에서 임계값 성능과 논리 오차율 스케일링 간의 상충 관계를 탐색하기 위해.

제안 방법

• HOP 게이트는 가변 커플러를 사용해 정사각형 격자에서 중심 안정자 측정 큐비트와 네 개의 인접한 데이터 큐비트 간에 강한 디스פרס브 $ZZ$ 상호작용을 유도한다.
• 이 프로토콜은 측정 큐비트에 하다마드 게이트를 적용하고, 데이터 큐비트의 패리티에 따라 조건부로 위상을 누적시키기 위해 $ZZ$ 상호작용 해밀토니안 하에 시스템을 진화시킨 후, 두 번째 하다마드 게이트를 적용하여 $Z$ 기저에서 패리티를 측정한다.
• 다섯 큐비트 시스템이 $ZZ$ 상호작용 하에서의 시간 진화는 네 개의 CZ 게이트 시퀀스와 동일하며, 개별 이중 큐비트 얽힘 게이트 없이도 패리티 측정을 가능하게 한다.
• 이 방법은 이온 트랩 Mølmer-Sørensen 게이트의 이중성을 활용하며, $ZZ$-커플링 역학을 통해 초전도 큐비트에 적응시켰다.
• 논리 오차율은 단일 결과 패리티 채널 모델을 사용해 시뮬레이션하며, 다중 큐비트 패리티 노이즈를 $O(p^3)$ 정확도로 근사하기 위해 고차항 보정을 적용한다.
• 로그 스케일에서의 선형 피팅을 통해 시뮬레이션된 코드 거리 이외의 논리 오차율을 외삽하여 $d > 21$에 대해 $m(d)$ 및 $\log c(d)$를 추정한다.

실험 결과

연구 질문

• RQ1 표면 코드에서 안정자 측정을 위해 다중 게이트 시퀀스를 단일 다섯 큐비트 얽힘 게이트로 대체할 수 있는가?
• RQ2 하드웨어 최적화된 다중체 게이트 설계가 기존 표면 코드보다 더 높은 오차 임계값을 달성하는가?
• RQ3 HOP 코드의 논리 오차율은 표준 표면 코드와 비교해 물리적 오차율이 감소함에 따라 어떻게 스케일링되는가?
• RQ4 초전도 회로에서의 다중체 상호작용이 현실적인 노이즈 조건 하에서도 고장내성 유지에 얼마나 기여하는가?

주요 결과

• HOP 코드는 표준 표면 코드의 $0.79\times10^{-3}$보다 높은 $1.25\times10^{-3}$의 논리 오차 임계값을 달성한다.
• 물리적 오차율이 감소함에 따라 HOP 코드의 논리 오차율 감소 속도가 표준 코드보다 느리며, 이는 지수 $m_{HOP}(d) = 0.53d - 0.71$ 대비 $m_{Std}(d) = 0.56d - 0.406$ 로 나타난다.
• 예측 계수 $\log c_{HOP}(d) = 1.56d - 3.11$ 는 $\log c_{Std}(d) = 1.77d - 2.73$ 보다 더 느리게 증가하여, 큰 코드 거리에서의 논리 오차율 스케일링이 더 우수함을 시사한다.
• HOP 게이트 설계는 네 개의 CZ 게이트 시퀀스와 동일하며, 단일 조율된 진화를 통해 패리티 측정을 가능하게 하여 게이트 수와 오차 누적을 감소시킨다.
• 순차적 단일 결과 채널을 사용한 다섯 큐비트 패리티 채널 근사는 $O(p^3)$ 정확도를 달성하여, 저오차율에서의 시뮬레이션 정밀도를 검증한다.
• 외삽된 시뮬레이션 결과는 HOP 코드가 임계값과 오차 억제 속도 사이에 유리한 상충 관계를 유지함을 시사하며, 대규모 고장내성 양자 계산에 대한 실현 가능성을 뒷받침한다.