[논문 리뷰] High-Level Synthesis Case Study: Implementation of a Memcached Server

Kimon Karras, Michaela Blott외 1명|arXiv (Cornell University)|2014. 08. 21.

Embedded Systems Design Techniques참고 문헌 12인용 수 6

한 줄 요약

이 논문은 Vivado HLS를 사용하여 memcached 키-값 스토어의 하이 레벨 합성(HLS) 구현을 제시하며, 수동으로 작성된 RTL 설계와 동일한 성능을 달성하면서 코드 크기를 3배 줄이고 개발 시간을 2배 줄이며, 지연 시간은 7–30% 향상시키고 자원 사용량은 LUT 기준 22% 감소시키고 레지스터 기준 35% 감소시켰다. 설계는 Xilinx VC709 보드에서 10Gbps 라인 속도로 검증되었다.

ABSTRACT

High-Level Synthesis (HLS) aspires to raise the level of abstraction in hardware design without sacrificing hardware efficiency. It has so far been successfully employed in signal and video processing but has found only limited use in other areas. This paper utilizes a commercial HLS tool, namely Vivado(R) HLS, to implement the processing of a common data center application, the Key-Value Store (KVS) application memcached, as a deeply pipelined dataflow architecture. We compared our results to a fully equivalent RTL implementation done previously in our group and found that it matches its performance, yields tangible improvements in latency (between 7-30%) and resource consumption (22% in LUTs and 35% in registers), all while requiring 3x less lines of code and 2x less development time. The implementation was validated in hardware on a Xilinx(R) VC709 development board, meeting timing requirements for 10Gbps line rate processing.

연구 동기 및 목표

• 일반 목적의 데이터 센터 워크로드, 특히 memcached 키-값 스토어를 위한 하이 레벨 합성(HLS)의 타당성을 평가하기 위해.
• 성능, 자원 사용량, 개발 노력 측면에서 HLS로 생성된 하드웨어와 수동 최적화된 RTL 구현 간의 비교를 위해.
• HLS가 전통적인 도메인인 신호 및 비디오 처리 외에도 키-값 스토리지와 같은 비전통적 분야에서 높은 성능과 효율성을 달성할 수 있음을 보여주기 위해.
• Xilinx VC709 FPGA 개발 보드에서 실물 하드웨어에서 10Gbps 라인 속도로 HLS 설계를 검증하기 위해.
• 생산 수준의 애플리케이션에 HLS를 사용할 때 개발 생산성과 하드웨어 효율성 간의 상호 교환 관계를 정량화하기 위해.

제안 방법

• Vivado HLS를 활용하여 memcached 처리 로직을 깊이 있는 파이ipel라인 데이터플로우 아키텍처로 구현하였다.
• 고수준 최적화를 가능하게 하기 위해 HLS 지시어를 사용하여 C++ 기반 알고리즘 기술서를 하드웨어로 매핑하였다.
• 병렬성과 파이프라인을 활용하여 고속도 10Gbps 라인 속도 처리를 지원하도록 HLS 아키텍처를 설계하였다.
• C++ 코드에서 고수준 합성으로 하드웨어를 생성하였으며, 물리적 검증을 위해 Xilinx VC709 FPGA를 대상으로 하였다.
• 비교를 위한 성능 기준으로 이전 연구에서 확보한 완전히 동일한 RTL 설계를 사용하였다.
• 10Gbps 스루풋 요구사항을 충족하기 위해 타이밍 클로징 기법과 제약 조건을 적용하였다.

실험 결과

연구 질문

• RQ1 하이 레벨 합성(HLS)이 수동 최적화된 RTL과 동등한 성능을 달성할 수 있는 생산 수준의 키-값 스토어, 예를 들어 memcached를 효과적으로 구현할 수 있는가?
• RQ2 伝통적인 RTL 설계에 비해 HLS는 개발 시간과 코드 복잡도를 얼마나 줄일 수 있는가?
• RQ3 이 워크로드에 대해 HLS를 사용할 경우 RTL 대비 지연 시간과 자원 활용도는 얼마나 향상되는가?
• RQ4 HLS로 생성된 설계가 실물 하드웨어에서 10Gbps 라인 속도 처리와 같은 엄격한 성능 요구사항을 충족할 수 있는가?
• RQ5 LUT, 레지스터 및 전체 효율성 측면에서 HLS로 생성된 결과물의 품질은 수동 최적화된 RTL에 비해 어떻게 비교되는가?

주요 결과

• HLS로 생성된 memcached 설계는 이전 RTL 설계와 동일한 스루풋 및 라인 속도 능력을 확보하였다.
• HLS 설계는 RTL 기준 대비 7–30% 향상된 지연 시간을 기록하여 더 나은 타이밍 최적화를 보였다.
• 자원 사용량이 크게 감소하여 HLS 버전은 LUT 기준 22% 감소하고 레지스터 기준 35% 감소하였다.
• HLS 설계는 동등한 RTL 설계 대비 코드 라인 수가 3배 줄었고 개발 시간은 2배 감소하였다.
• 설계는 타이밍 요구사항을 충족하였으며, Xilinx VC709 FPGA 보드에서 10Gbps 라인 속도로 하드웨어에서 성공적으로 검증되었다.
• 결과적으로 HLS는 신호 처리 외 분야인 키-값 스토리지와 같은 비전통적 워크로드에 있어서도 타당하고 유익한 것으로 나타났으며, 전통적 영역 외로의 적용 가능성을 넓혔다.