[논문 리뷰] Macro Placement by Wire-Mask-Guided Black-Box Optimization

Yunqi Shi, Ke Xue외 2명|arXiv (Cornell University)|2023. 06. 29.

VLSI and FPGA Design Techniques인용 수 6

한 줄 요약

이 논문은 VLSI 마크로 배치를 위한 블랙박스 최적화 프레임워크인 WireMask-BBO를 제안한다. 이 프레임워크는 선 마스크를 기반으로 한 탐욕적 절차를 통해 목적 함수 평가를 가속화한다. 해를 직접 마크로 좌표로 표현하고 선 마스크 기반 국소 탐색을 통해 개선함으로써, 기존 배치를 정밀 조정할 때 최대 50%의 HPWL 감소를 달성하며, 강화학습 및 분석적 접근 방식을 포함한 최신 기술들을 능가한다.

ABSTRACT

The development of very large-scale integration (VLSI) technology has posed new challenges for electronic design automation (EDA) techniques in chip floorplanning. During this process, macro placement is an important subproblem, which tries to determine the positions of all macros with the aim of minimizing half-perimeter wirelength (HPWL) and avoiding overlapping. Previous methods include packing-based, analytical and reinforcement learning methods. In this paper, we propose a new black-box optimization (BBO) framework (called WireMask-BBO) for macro placement, by using a wire-mask-guided greedy procedure for objective evaluation. Equipped with different BBO algorithms, WireMask-BBO empirically achieves significant improvements over previous methods, i.e., achieves significantly shorter HPWL by using much less time. Furthermore, it can fine-tune existing placements by treating them as initial solutions, which can bring up to 50% improvement in HPWL. WireMask-BBO has the potential to significantly improve the quality and efficiency of chip floorplanning, which makes it appealing to researchers and practitioners in EDA and will also promote the application of BBO. Our code is available at https://github.com/lamda-bbo/WireMask-BBO.

연구 동기 및 목표

• VLSI 칩 플로어플래닝의 복잡도 증가에 대응하기 위해, 특히 기존 방법이 확장성과 효율성에 한계를 보이는 마크로 배치 문제를 해결한다.
• 배치 품질을 향상시키면서도 계산 효율성을 유지하는 일반 목적의 블랙박스 최적화 프레임워크를 개발한다.
• 어떤 기존 배치 솔루션이라도 후처리 정밀 조정을 통해 상당한 HPWL 향상을 달성할 수 있도록 한다.
• 선 마스크 기반 탐욕적 평가 절차가 수렴 속도와 해 품질 향상에 기여하는지를 입증한다.
• 미래의 BBO 알고리즘 개발을 위한 재사용 가능하고 오픈소스의 기준 벤치마크를 구축한다.

제안 방법

• 프레임워크는 복잡한 유전자-표현형 매핑을 피하기 위해, 마크로 배치를 이산화된 칩 캔버스 위의 좌표 벡터로 직접 표현한다.
• 선 마스크를 사용해 각 마크로를 모든 후보 격자로 옮길 때의 HPWL 증분을 사전에 계산함으로써, 빠른 국소 평가를 가능하게 한다.
• 탐욕적 절차는 겹침을 피하면서 HPWL를 최소화하는 가장 가까운 격자로 각 마크로를 반복적으로 재배치함으로써, 평가 이전에 현재 해를 개선한다.
• 개선된 해는 랜덤 서치, 베이지안 최적화, 또는 진화 알고리즘과 같은 어떤 블랙박스 최적화(BBO) 알고리즘에도 입력될 수 있다.
• 기존의 어떤 배치도 초기 해로 사용할 수 있어, 효과적인 후처리 정밀 조정이 가능하다.
• 프레임워크는 모듈러 시스템으로 구현되어 오픈소스로 배포되어 향후 알고리즘 혁신을 지원한다.

Figure 1: General flow of chip floorplanning and routing, where the routing stage basically relies on the placement result. We focus on the macro placement task in this paper.

실험 결과

연구 질문

• RQ1 선 마스크 기반 탐욕적 절차는 마크로 배치를 위한 블랙박스 최적화에서 목적 함수 평가를 상당히 가속화할 수 있는가?
• RQ2 WireMask-BBO 프레임워크는 HPWL과 런타임 측면에서 기존의 패킹 기반, 분석적, 강화학습 방법보다 뛰어나게 성능을 발휘하는가?
• RQ3 WireMask-BBO는 후처리 정밀 조정을 통해 기존 배치를 얼마나 향상시킬 수 있는가?
• RQ4 랜덤 서치, 베이지안 최적화, 진화 알고리즘과 같은 다양한 BBO 알고리즘에 대해 WireMask-BBO의 성능는 어떻게 변화하는가?
• RQ5 WireMask-BBO는 아리아네 RISC-V CPU와 같은 복잡한 실세계 산업 벤치마크에 효과적으로 적용될 수 있는가?

주요 결과

• 진화 알고리즘을 탑재한 WireMask-EA는 7개 벤치마크 중 6개에서 최고의 HPWL 성능를 기록했으며, 평균 8분 내에 최신 기술인 MaskPlace를 능가했다.
• SP-SA에 대해선 1,000분 동안의 정밀 조정으로 평균 53.93%의 HPWL 향상을 달성했고, MaskPlace에 대해서는 17.06% 향상되었다.
• 단순한 BBO 방법인 랜덤 서치(WireMask-RS)조차도 이전 최신 기술보다 더 낫지 않은 HPWL 성능를 기록함으로써, 평가 절차의 효과성을 입증했다.
• 이전 방법들보다 덜 많은 시간으로도 상당한 HPWL 감소를 이룩함으로써, 프레임워크의 효율성과 품질의 균형이 뛰어나다는 것을 보여주었다.
• 아리아네 RISC-V 벤치마크에서 WireMask-BBO는 ChiPFormer 및 AutoDMP와 같은 동시대의 고도화된 접근 방식들보다도 뚜렷한 승리를 거두었다.
• 선 마스크 기반 탐욕적 평가 절차는 빠르고 효과적인 탐색을 가능하게 하여, 다양한 BBO 알고리즘과 배치 히우리스틱과의 높은 호환성을 확보했다.

Figure 3: An example illustration of objective evaluation of WireMask-BBO.