[논문 리뷰] MasterRTL: A Pre-Synthesis PPA Estimation Framework for Any RTL Design

Wenji Fang, Yao Lu외 6명|arXiv (Cornell University)|2023. 11. 14.

Embedded Systems Design Techniques인용 수 5

한 줄 요약

MasterRTL는 RTL 설계를 단순한 연산자 그래프(SOG) 표현으로 변환하고, 맞춤형 기계학습 모델을 사용하여 다양한 설계에서 정확도 높은 타이밍(TNS, WNS), 전력, 면적 예측을 수행하는 사전 합성 PPA 추정 프레임워크이다. 이 프레임워크는 TNS, WNS, 전력에 대해 각각 0.33, 0.22, 0.15의 상위 수준 상관관계 향상을 달성하면서도 낮은 런타임 오버헤드를 유지하고 설계 간 일반화를 가능하게 한다.

ABSTRACT

In modern VLSI design flow, the register-transfer level (RTL) stage is a critical point, where designers define precise design behavior with hardware description languages (HDLs) like Verilog. Since the RTL design is in the format of HDL code, the standard way to evaluate its quality requires time-consuming subsequent synthesis steps with EDA tools. This time-consuming process significantly impedes design optimization at the early RTL stage. Despite the emergence of some recent ML-based solutions, they fail to maintain high accuracy for any given RTL design. In this work, we propose an innovative pre-synthesis PPA estimation framework named MasterRTL. It first converts the HDL code to a new bit-level design representation named the simple operator graph (SOG). By only adopting single-bit simple operators, this SOG proves to be a general representation that unifies different design types and styles. The SOG is also more similar to the target gate-level netlist, reducing the gap between RTL representation and netlist. In addition to the new SOG representation, MasterRTL proposes new ML methods for the RTL-stage modeling of timing, power, and area separately. Compared with state-of-the-art solutions, the experiment on a comprehensive dataset with 90 different designs shows accuracy improvement by 0.33, 0.22, and 0.15 in correlation for total negative slack (TNS), worst negative slack (WNS), and power, respectively.

연구 동기 및 목표

• 대규모 RTL 설계에 대해 정확하고 일반화 가능한 사전 합성 PPA 추정의 부족을 해결하기 위해.
• 새로운 설계나 설계 유형 간 일반화에 실패하거나 재학습이 필요한 기존 기계학습 기반 PPA 모델의 한계를 극복하기 위해.
• 설계 의미를 유지하면서도 게이트 레벨 넷리스트와의 격차를 줄이는 통합형 일반 목적의 RTL 표현을 개발하기 위해.
• 단일 프레임워크를 사용하여 타이밍(TNS, WNS), 전력(벡터 없는 및 벡터 기반), 면적을 포함한 다수의 PPA 지표를 고정밀도로 설계 간 예측을 가능하게 하기 위해.

제안 방법

• RTL HDL 코드를 단일 비트 기본 연산자만을 사용하여 다양한 설계 스타일을 통합하고 모델 일반화를 향상시키는 새로운 비트 수준 표현인 단순 연산자 그래프(SOG)로 변환한다.
• RTL 의미를 유지하면서도 AST 유사한 구조보다 게이트 레벨 넷리스트에 더 가까운 계층적 그래프 기반 SOG 표현을 구성한다.
• 90개의 다양한 RTL 설계로 구성된 포괄적인 데이터셋을 기반으로 타이밍(TNS, WNS), 전력, 면적 예측을 위한 별도의 전문화된 기계학습 모델을 개발한다.
• 실제 학습 데이터가 제한된 경우 모델의 강건성을 향상시키기 위해 실제 설계에서 유도된 합성 RTL 설계를 사용한 데이터 증강 전략을 적용한다.
• 트리 기반 모델을 사용하여 MasterRTL의 사전 합성 출력을 특징으로 삼아 후기 배치 물리 설계 단계까지의 예측을 연장한다.
• 낮은 추론 오버헤드를 달성하여 전체 PPA 예측에 0.1초 미만, 전체 파이프라인에 대해 총 합성 시간의 0.5% 이내의 오버헤드를 유지한다.

실험 결과

연구 질문

• RQ1 고정밀도 설계 간 일반화 가능한 기계학습 기반 PPA 추정을 가능하게 하는 가장 적절한 RTL 표현은 무엇인가?
• RQ2 재학습이 필요 없이 다양한 RTL 설계 간 일반화가 가능한 기계학습 모델은 어떻게 설계할 수 있는가?
• RQ3 통합 표현이 RTL과 게이트 레벨 넷리스트 간 의미적 격차를 줄여 예측 정확도를 향상시킬 수 있는가?
• RQ4 실제 설계 데이터가 제한된 상황에서 합성 RTL 설계를 사용한 데이터 증강 전략이 모델 성능 향상에 얼마나 효과적인가?
• RQ5 프레임워크는 합성 이후의 결과, 예를 들어 후기 배치 물리 설계 결과까지 PPA 지표를 예측하는 데 확장 가능한가?

주요 결과

• MasterRTL는 기존 최고 수준의 방법 대비 총 음수 슬랙(TNS)에 대해 0.33의 상관관계 향상을, 최악의 음수 슬랙(WNS)에 대해 0.22, 전력 예측에 대해 0.15의 향상을 달성한다.
• 재학습 없이도 90개의 다양한 RTL 설계 전반에서 높은 정확도를 유지하여 강력한 설계 간 일반화 능력을 입증한다.
• 전체 PPA 예측 추론 시간은 0.1초 미만이며, 전체 파이프라인의 오버헤드는 총 합성 시간의 0.5% 이내이다.
• AST 기반 표현과 비교해 SOG 표현이 다양한 설계 유형 간의 차이를 크게 줄여 모델 일반화 능력을 향상시킨다.
• 합성 RTL 설계를 사용한 데이터 증강 전략은 실질적인 학습 데이터가 부족한 경우 경로 수준의 타이밍 모델 정확도를 향상시킨다.
• 정확도가 실제 합성 결과와 동등하거나 이를 초월하는 수준에서 후기 배치 PPA 예측으로 성공적으로 확장되었다.