[논문 리뷰] Power and Execution Time Measurement Methodology for SDF Applications on FPGA-based MPSoCs

Christof Schlaak, Maher Fakih외 1명|arXiv (Cornell University)|2017. 01. 13.

Embedded Systems Design Techniques참고 문헌 15인용 수 9

한 줄 요약

이 논문은 FPGA 기반 MPSoC에서 동기 데이터플로우(Synchronous Dataflow, SDF) 응용 프로그램의 실행 시간과 동적 전력 소비를 공동으로 분석하기 위한 저비용, 최소 침습성 측정 방법론을 제시한다. FPGA에 맞춤형 측정 컨트롤러를 통합하고 저가격 보드의 저해상도 ADC를 사용함으로써, 사이클 정밀도의 타이밍 측정과 단계 수준의 전력 측정이 가능해지며, Sobel 및 JPEG 인코더와 같은 이미지 처리 워크로드에 대해 파레토 분석을 통해 매핑 최적화의 효과성을 입증한다.

ABSTRACT

Timing and power consumption play an important role in the design of embedded systems. Furthermore, both properties are directly related to the safety requirements of many embedded systems. With regard to availability requirements, power considerations are of uttermost importance for battery operated systems. Validation of timing and power requires observability of these properties. In many cases this is difficult, because the observability is either not possible or requires big extra effort in the system validation process. In this paper, we present a measurement-based approach for the joint timing and power analysis of Synchronous Dataflow (SDF) applications running on a shared memory multiprocessor systems-on-chip (MPSoC) architecture. As a proof-of-concept, we implement an MPSoC system with configurable power and timing measurement interfaces inside a Field Programmable Gate Array (FPGA). Our experiments demonstrate the viability of our approach being able of accurately analyzing different mappings of image processing applications (Sobel filter and JPEG encoder) on an FPGA-based MPSoC implementation.

연구 동기 및 목표

• 배터리 구동 및 실시간 응용 프로그램을 위한 임베디드 MPSoC 시스템에서 동적 전력과 실행 시간 측정의 관측 가능성 제한 문제를 해결하기 위해.
• 성능 및 에너지 최적화에 핵심적인 역할을 하는 SDF 액터의 단계 수준(읽기, 계산, 왁기)에서 정확하고 세밀한 타이밍 및 전력 측정을 가능하게 하기 위해.
• 침습적인 하드웨어 수정 없이도 어떤 FPGA 기반 MPSoC 플랫폼에도 배치할 수 있는 저비용이며 재사용 가능한 측정 인fra를 개발하기 위해.
• MPSoC 타일에서 다양한 작업 매핑에 대한 자동화되고 반복 가능한 분석을 지원하여 실행 시간과 전력 소비 간 최적의 트레이드오프를 식별하기 위해.
• 실제 이미지 처리 워크로드(Sobel 필터 및 JPEG 인코더)를 사용하여 방법론을 검증하고, 파레토 최적 매핑 생성의 유용성을 입증하기 위해.

제안 방법

• SDF 액터에 타이밍 및 전력 프로브를 통합하기 위해 FPGA 패브릭에 맞춤형 측정 컨트롤러를 구현하며, 원래 동작을 유지하기 위해 트리거 신호를 NOP 명령어로 대체한다.
• 저비용 ADC 기반 전력 측정 설정을 전원 레일에 연결하여 최소한의 하드웨어 오버헤드로 동적 전력 캡처가 가능하다.
• 컨트롤러와 동기화된 각 액터 단계(읽기, 계산, 왁기)의 시작 및 끝에 타임스탬프 로직을 삽입함으로써 사이클 해상도로 실행 시간을 측정한다.
• 12비트 ADC를 사용하여 각 단계 동안 전력 측정을 수행하며, 샘플링 속도는 6.25 Hz로, 낮은 해상도임에도 불구하고 단계 수준 분석에 충분하다.
• 시스템은 정적 및 동적 작업 스케줄링을 모두 지원하며, 평가에서는 4코어 MPSoC에서 다양한 코어 매핑을 탐색하기 위해 정적 스케줄링을 사용했다.
• 수집된 데이터로부터 파레토 차트를 생성하여 다양한 작업-코어 매핑 간 종단 간 지연과 전력 소비 간의 트레이드오프를 시각화한다.

실험 결과

연구 질문

• RQ1 저비용, 최소 침입성 측정 시스템이 FPGA 기반 MPSoC에서 SDF 응용 프로그램의 단계 수준에서 동적 전력과 실행 시간을 정확하게 측정할 수 있는가?
• RQ2 다양한 처리 요소에 걸쳐 작업 매핑을 선택할 경우 SDF 응용 프로그램의 공동 타이밍 및 전력 소비에 어떤 영향을 미치는가?
• RQ3 제안된 방법론이 에너지 및 성능 최적화를 위한 자동화되고 데이터 기반의 SDF 응용 프로그램 매핑 최적화를 어느 정도 지원할 수 있는가?
• RQ4 공유 메모리 경쟁과 태스크 간 의존성은 SDF 응용 프로그램의 측정된 타이밍 및 전력 행동에 어떤 영향을 미치는가?
• RQ5 저비용 ADC의 측정 해상도가 단계 수준에서의 전력 측정 정확도와 해상도에 어떤 영향을 미치는가?

주요 결과

• 트리거 프로브를 NOP 명령어로 대체함으로써 원래 응용 프로그램 동작에 미치는 영향을 최소화하면서도 SDF 액터 단계의 사이클 정밀도 타이밍 측정이 가능해졌다.
• 저비용 ADC 기반 설정을 통해 읽기, 계산, 왁기 단계 수준의 전력 측정을 성공적으로 캡처했으며, 평균 전력 값은 액터와 매핑에 따라 0.54 W에서 0.68 W 사이로 변동했다.
• Sobel 및 JPEG 인코더 SDFG의 매핑 1이 종단 간 지연을 가장 낮게 유지(각각 Sobel: 35,963 사이클, JPEG: 294,906 사이클)했지만, 높은 프로세서 활용도로 인해 전력 소비가 가장 높았다.
• 두 코어만 사용한 매핑 7은 전력 소비를 감소시켰지만 Sobel 필터의 지연이 40,000 사이클을 초과해 증가하여 명확한 에너지-지연 트레이드오프가 드러났다.
• 파레토 분석 결과, 매핑 2, 5, 6는 더 빠른 SDFG 액터의 낮은 우선순위 스케줄링과 경쟁으로 인해 대기 시간이 증가해 성능이 열악했다.
• 이 방법은 단계 수준의 해상도에서 가장 효과적이며, 더 높은 해상도의 측정 장치를 사용할 경우 부분 단계 분석의 정확도를 추가로 향상시킬 수 있다.