[논문 리뷰] Predicting Post-Route Quality of Results Estimates for HLS Designs using Machine Learning

Pingakshya Goswami, Dinesh Bhatia|arXiv (Cornell University)|2022. 05. 24.

VLSI and FPGA Design Techniques참고 문헌 7인용 수 7

한 줄 요약

이 논문은 고수준 합성(HLS) 설계의 C/C++ 행동 코드와 LLVM 중간 표현에서 직접적으로 후로드 시계 주기, 지연, LUT 사용량과 같은 후로드 시 timing 및 자원 메트릭을 예측하는 기계학습 모델을 제시한다. 이는 반복적인 고수준 합성의 필요성을 제거한다. 모델은 여러 FPGA 패밀리에서 <10% 예측 오차를 달성하여 기존 HLS 추정치에 비해 설계 공간 탐색의 효율성과 정확도를 크게 향상시킨다.

ABSTRACT

Machine learning (ML) has been widely used to improve the predictability of EDA tools. The use of CAD tools that express designs at higher levels of abstraction makes machine learning even more important to highlight the performance of various design steps. Behavioral descriptions used during the high-level synthesis (HLS) are completely technology independent making it hard for designers to interpret how changes in the synthesis options affect the resultant circuit. FPGA design flows are completely embracing HLS based methodologies so that software engineers with almost no hardware design skills can easily use their tools. HLS tools allow design space exploration by modifying synthesis options, however, they lack accuracy in the Quality of Results (QoR) reported right after HLS. This lack of correctness results in sub-optimal designs with problems in timing closure. This paper presents a robust ML based design flow that can accurately predict post-route QoR for a given behavioral description without the need to synthesize the design. The model is an important design exploration tool where a designer can quickly view the impact on overall design quality when local and global optimization directives are changed. The proposed methodology presents two strong advantages: (i) Accurate prediction of the design quality (QoR), and (ii) complete elimination of the need to execute high-level synthesis for each design option. We predict three post route parameters, (i). Area, (ii). Latency and (iii). Clock Period of a design just by analyzing the high level behavioral code and some intermediate representation codes. We have integrated the methodology with Xilinx HLS tools and have demonstrated accurate estimation on a variety of FPGA families. Our estimated results are within 10\% of actual computed values

연구 동기 및 목표

• 고수준 합성 직후 생성되는 품질 결과(QoR) 추정의 부정확성을 해결하기 위해.
• 설계 공간 탐색 중 반복적인 고수준 합성 실행이 필요 없도록, 후로드 메트릭을 신속하고 정확하게 예측할 수 있도록 하기 위해.
• 합성 지시어가 최종 설계 품질에 미치는 영향을 평가하기 위한 신뢰할 수 있고 신속한 피드백 루프를 설계자에게 제공하기 위해.
• 전체 합성 플로우를 거치지 않고도 고수준 코드와 LLVM IR로부터 최종 설계 품질을 예측하는 기계학습 프레임워크를 개발하기 위해.

제안 방법

• 제어 흐름, 데이터 흐름, 콜 그래프 등을 포함한 C/C++ 행동 코드와 LLVM 중간 표현(IR)에서 특징을 추출하였다.
• 실제 HLS 실행에서 확보한 레이블이 부여된 후로드 QoR 데이터를 기반으로 훈련된 전통적 기계학습 회귀 모델을 사용하였다.
• Zynq 7000, Virtex-7, Kintex-7 등 여러 FPGA 패밀리에서 100MHz에서 500MHz까지의 목표 주파수를 사용하여 훈련하였다.
• Xilinx Vivado HLS와 통합하여, 행동 코드와 합성 지시어만을 입력으로 사용하였다.
• 전역 목표 주파수와 국소 pragma의 영향을 스케줄링 및 자원 할당에 반영하기 위해 특징 공학을 적용하였다.
• 훈련 데이터 외부의 새로운 설계와 다양한 FPGA 장치에서 모델의 일반화 능력을 검증하였다.

실험 결과

연구 질문

• RQ1 고수준 합성 없이도 고수준 행동 코드로부터 기계학습을 통해 후로드 시계 주기, 지연, LUT 사용량을 정확하게 예측할 수 있는가?
• RQ2 다양한 벤치마크와 FPGA 패밀리에서 상용 HLS 도구인 Vivado HLS에 비해 모델의 예측 정확도는 어떻게 비교되는가?
• RQ3 훈련 데이터에 포함되지 않은 새로운 설계와 목표 주파수에 대해 모델의 일반화 능력은 어느 정도인가?
• RQ4 전역 목표 주파수와 국소 합성 지시어가 최종 설계 품질에 미치는 영향을 모델이 얼마나 잘 포착하는가?
• RQ5 설계 공간 탐색 중 반복적인 고수준 합성 실행을 제거할 수 있는가?

주요 결과

• 제안된 기계학습 모델은 벤치마크 전반에서 후로드 시계 주기, 지연, LUT 사용량 예측의 평균 절대 퍼센티지 오차(MAPE)가 각각 6.29%, 10.32%, 392.33%로 나타났으며, 지연에 대해 평균 MAPE 100.45%, 시계 주기 예측에 대해 198.09%를 기록한 Vivado HLS에 비해 유의미하게 뛰어난 성능을 보였다.
• Zynq 7000에서 adpcm 벤치마크의 경우, 모델의 예측 값이 실제 후로드 결과와 매우 유사했으며, 모든 세 메트릭에서 상관계수 값이 1.0에 가까웠다.
• 모든 테스트된 FPGA 패밀리에서 시계 주기 및 지연 예측 오차가 <10% 이내였으며, 높은 동적 범위를 지닌 LUT 예측 오차는 여전히 허용 가능한 수준을 유지하였다.
• 모델은 새로운 설계와 주파수에 대해 잘 일반화되었다: 훈련에 3개 주파수(100MHz, 150MHz, 200MHz)를 사용했지만, 8개 주파수(훈련 세트 외부 포함 5개)에 대해 정확한 QoR를 예측하였다.
• Zynq, Virtex-7, Kintex-7의 64개의 완전히 새로운, 사전에 볼 수 없었던 pragma 최적화 설계에서 모델은 낮은 MAPE(시계 주기 5.55–6.50%, 지연 17.10–19.50%)를 유지하여 강력한 내구성과 일반화 능력을 입증하였다.
• 고수준 코드에서 직접적으로 정확하고 빠른 QoR 추정이 가능해져, C-합성 단계의 시간 소모를 줄이고 설계 공간 탐색을 가속화하였다.