[논문 리뷰] REED: Chiplet-Based Accelerator for Fully Homomorphic Encryption

Aikata Aikata, Ahmet Can Mert외 3명|arXiv (Cornell University)|2023. 08. 05.

Cryptography and Data Security인용 수 6

한 줄 요약

REED는 단일 칩 기반의 암호화 처리를 위한 첫 번째 확장 가능한 하드웨어 가속기로, 모듈러한 2.5D 통합 기술을 활용해 단일 칩 ASIC의 한계를 극복한다. 이는 24 核 CPU 대비 최대 5,982배의 성능 향상을 달성했으며, 최신 ASIC보다 에너지 효율성이 2배 뛰어나며, 계산-통신 병행 처리를 가능하게 하고 고정밀도로 종단 간 암호화된 딥 뉴럴 네트워크 학습을 지원한다.

ABSTRACT

Fully Homomorphic Encryption (FHE) enables privacy-preserving computation and has many applications. However, its practical implementation faces massive computation and memory overheads. To address this bottleneck, several Application-Specific Integrated Circuit (ASIC) FHE accelerators have been proposed. All these prior works put every component needed for FHE onto one chip (monolithic), hence offering high performance. However, they suffer from practical problems associated with large-scale chip design, such as inflexibility, low yield, and high manufacturing cost. In this paper, we present the first-of-its-kind multi-chiplet-based FHE accelerator `REED' for overcoming the limitations of prior monolithic designs. To utilize the advantages of multi-chiplet structures while matching the performance of larger monolithic systems, we propose and implement several novel strategies in the context of FHE. These include a scalable chiplet design approach, an effective framework for workload distribution, a custom inter-chiplet communication strategy, and advanced pipelined Number Theoretic Transform and automorphism design to enhance performance. Experimental results demonstrate that REED 2.5D microprocessor consumes 96.7 mm$^2$ chip area, 49.4 W average power in 7nm technology. It could achieve a remarkable speedup of up to 2,991x compared to a CPU (24-core 2xIntel X5690) and offer 1.9x better performance, along with a 50% reduction in development costs when compared to state-of-the-art ASIC FHE accelerators. Furthermore, our work presents the first instance of benchmarking an encrypted deep neural network (DNN) training. Overall, the REED architecture design offers a highly effective solution for accelerating FHE, thereby significantly advancing the practicality and deployability of FHE in real-world applications.

연구 동기 및 목표

• 단일 칩 ASIC 기반 FHE 가속기의 확장성과 실용성의 한계를 해결하기 위해.
• 칩렛 기반 모듈러한 설계를 통해 개발 비용을 낮추고 시장 진입 시간을 단축하기 위해.
• DNN 학습과 같은 메모리 집약적인 워크로드를 위해 계산-통신 병행 처리를 가능하게 하기 위해.
• 최소한의 정밀도 손실로 고정밀도이고 안전한 동형 계산을 지원하기 위해.
• FHE를 활용한 종단 간 암호화된 딥 뉴럴 네트워크 학습을 구현하기 위해.

제안 방법

• REED는 2.5D 통합을 활용해 확장성과 높은 양산성을 확보한 구성 가능한 (N₁×N₂) 칩렛 기반 아키텍처를 채택한다.
• 최대 처리량을 확보하기 위해 비차단형, 파ipel라인 구조의 수론적 변환(NTT) 및 자동형 변환 유닛을 구현한다.
• 데이터 교환 오버헤드를 최소화하기 위해 새로운 칩렛 간 통신 전략을 도입한다.
• 다양한 성능 및 면적 제약 조건에 쉽게 대응할 수 있도록 모듈러하고 확장 가능한 설계 방법론을 적용한다.
• 정밀도와 성능의 균형을 맞추기 위해 54비트 워드 크기를 지원하는 배치 처리 동형 연산을 구현한다.
• 대규모 워크로드에 핵심적인 영향을 미치는 대기 메모리 이동과 함께 코어 내 처리를 겹치는 방식으로 계산-통신 병행 처리를 실현한다.

Figure 1: Design hierarchy for chiplet-based HE accelerator.

실험 결과

연구 질문

• RQ1 칩렛 기반 FHE 가속기는 단일 칩 ASIC보다 더 높은 확장성과 낮은 제조 비용을 달성할 수 있는가?
• RQ2 비차단형 칩렛 간 통신 기반 설계는 FHE 가속에서 처리량을 어떻게 향상시키는가?
• RQ3 메모리 집약적인 FHE 워크로드, 예를 들어 DNN 학습에서 계산-통신 병행 처리가 성능에 얼마나 기여하는가?
• RQ4 종단 간 암호화된 딥 뉴럴 네트워크 학습에서 정밀도와 성능의 균형을 맞추기 위한 최적의 워드 크기는 무엇인가?
• RQ5 칩렛 기반 설계는 실용적이고 고처리량의 FHE 워크로드, 예를 들어 암호화된 모델 학습을 지원할 수 있는가?

주요 결과

• REED 2.5D는 Intel X5690 24 核 CPU 대비 동형 계산에서 최대 5,982배의 성능 향상을 달성한다.
• 7nm 공정 기반으로 177 mm² 면적과 평균 82.5 W 전력 소모를 기록했으며, 최신 ASIC보다 2배 높은 에너지 효율성을 확보한다.
• 기존 ASIC 가속기 대비 개발 비용을 50% 감소시켜 시장 진입 시간을 단축시켰다.
• MNIST에 대한 전체 29일 분량의 DNN 학습을 단 7.7분 만에 완료하여 메모리 집약적인 워크로드에서 뛰어난 성능을 입증했다.
• 54비트 워드 크기는 DNN 학습에서 높은 정확도(95.2%)를 유지하며, 워드 크기가 감소해도 정밀도 손실가 최소한이다.
• REED는 암호화된 딥 뉴럴 네트워크 학습에 대한 첫 번째 벤치마크를 제공하며, 실생활 적용 가능성의 실현 가능성을 입증했다.

Figure 2: (a) Side view of two chiplet-based REED 2.5D, and (b) top view of four chiplet-based REED 2.5D.