[논문 리뷰] Reverse Engineering Camouflaged Sequential Integrated Circuits Without Scan Access

Mohamed El Massad, Siddharth Garg외 1명|arXiv (Cornell University)|2017. 10. 28.

Physical Unclonable Functions (PUFs) and Hardware Security참고 문헌 3인용 수 4

한 줄 요약

이 논문은 스캔 액세스 없이도 캠oufl리지된 순차 통합회로를 역설계하는 데 새로운 공격 기법을 제시한다. 유한 모델 체커를 사용하여 캠oufl리지된 게이트의 기능을 유일하게 결정하는 입력 시퀀스의 집합을 식별한다. 이 방법은 스캔 액세스가 필요하지 않다는 것을 입증하며, 대규모 순차 기준 테스트 케이스(VIPER 프로세서 서브셋)를 두 시간 이내에 성공적으로 디카모플리시하여 순차 회로의 효과적인 역설계가 가능하다.

ABSTRACT

Integrated circuit (IC) camouflaging is a promising technique to protect the design of a chip from reverse engineering. However, recent work has shown that even camouflaged ICs can be reverse engineered from the observed input/output behaviour of a chip using SAT solvers. However, these so-called SAT attacks have so far targeted only camouflaged combinational circuits. For camouflaged sequential circuits, the SAT attack requires that the internal state of the circuit is controllable and observable via the scan chain. It has been implicitly assumed that restricting scan chain access increases the security of camouflaged ICs from reverse engineering attacks. In this paper, we develop a new attack methodology to decamouflage sequential circuits without scan access. Our attack uses a model checker (a more powerful reasoning tool than a SAT solver) to find a discriminating set of input sequences, i.e., one that is sufficient to determine the functionality of camouflaged gates. We propose several refinements, including the use of a bounded model checker, and sufficient conditions for determining when a set of input sequences is discriminating to improve the run-time and scalabilty of our attack. Our attack is able to decamouflage a large sequential benchmark circuit that implements a subset of the VIPER processor.

연구 동기 및 목표

• 기존의 SAT 기반 공격가 스캔 체인 액세스가 내부 상태 제어/관찰을 위해 필요로 하는 보안 격차를 해결하기 위해.
• 내부 상태에 액세스할 수 없는 상황에서 실질적인 순차 회로 역설계 방법을 개발하여 하드웨어 IP 보호의 실제 제약 조건을 반영하기 위해.
• 모델 체킹이 순차 회로에서 SAT 솔버의 한계를 극복하고, 효율적으로 식별 가능한 입력 시퀀스 집합을 제공함으로써 기능을 결정할 수 있음을 보여주기 위해.
• 대규모 순차 기준 테스트 케이스, 특히 VIPER 프로세서 서브셋에 대한 공격의 확장성과 효율성을 평가하기 위해.
• 완전한 복구가 불가능한 경우를 대비해 부분적 디카모플리싱을 탐색하여 공격자가 탐색해야 할 공간을 크게 줄이기 위해.

제안 방법

• 공격은 유한 모델 체커를 사용하여 반복적으로 캠oufl리지된 순차 회로의 가능한 게이트 구성 집합을 줄이는 입력 시퀀스를 식별한다.
• 여러 번의 상태 전이 동안 출력 반응을 관찰하여 캠oufl리지된 게이트의 기능을 유일하게 결정하는 입력 시퀀스의 집합을 도입한다.
• 디카모플리싱에 필요한 입력 집합이 충분한지를 판단하기 위한 충분 조건을 적용하여 런타임과 확장성을 향상시킨다.
• 정교화된 방법을 통해 부분 완료를 허용한다: 나머지 유효한 구성 모두에서 동일한 정체성을 가진 게이트는 전체 디카모플리싱이 이루어지지 않더라도 디카모플리시된 것으로 간주한다.
• OC/NR 기법을 사용하여 캠oufl리지된 게이트를 가진 순차 기준 테스트 케이스(s27, s400, s5378, VIPER)에 공격을 적용한다.
• 종료 조건은 회로의 복잡도에 따라 고유 완료(UC), 조합 논리 등가성(CE), 무한 모델 체킹(UMC)이 된다.

실험 결과

연구 질문

• RQ1 스캔 체인이 전통적으로 SAT 기반 공격에 필요로 하는 바에 비해, 스캔 체인 액세스 없이도 캠oufl리지된 순차 회로를 역설계할 수 있는가?
• RQ2 입력 시퀀스 집합이 순차 회로의 디카모플리싱에 충분한지를 판단하는 데 필요한 계산 복잡도는 얼마인가?
• RQ3 유한 모델 체킹이 순차 회로의 식별 가능한 입력 시퀀스 식별에 있어 SAT 솔버를 능가할 수 있는가?
• RQ4 캠oufl리지된 게이트의 수가 역설계 과정의 확장성과 런타임에 어떤 영향을 미치는가?
• RQ5 완전한 디카모플리싱이 불가능한 경우 부분적 디카모플리싱이 공격자의 탐색 공간을 얼마나 줄일 수 있는가?

주요 결과

• 공격은 5,000개 이상의 게이트를 가진 대규모 순차 회로인 VIPER 프로세서 서브셋 기준 테스트 케이스를 두 시간 이내에 성공적으로 디카모플리스했다.
• s444 기준 테스트 케이스의 경우, 36개의 식별 가능한 입력 시퀀스가 필요했고, 150,569초(약 41.8시간) 동안 실행되어 조합 논리 등가성(CE) 조건으로 종료되었다.
• s382 기준 테스트 케이스는 34개의 식별 가능한 입력이 필요했고, 17,713초(약 4.9시간) 동안 실행되어 무한 모델 체커(UMC) 조건으로 종료되었다.
• 완전한 디카모플리싱에 실패한 경우에도 부분 완료가 32개의 캠oufl리지된 게이트 중 21~29개를 정확히 식별하여 공격자의 탐색 공간을 최소 16가지 가능성으로 줄였다.
• s1196 기준 테스트 케이스에서 캠oufl리지된 게이트 수가 32개에서 256개로 증가함에 따라 식별 가능한 입력 집합의 시퀀스 길이가 항상 10 이내로 유지되었다.
• 식별 가능한 입력 집합의 충분성을 판단하는 문제의 계산 복잡도가 PSPACE에 속함을 증명하여 공격의 이론적 기초를 확립했다.