[논문 리뷰] SAT-Based Synthesis Methods for Safety Specs

Roderick Bloem, Robert Koenighofer외 1명|arXiv (Cornell University)|2013. 11. 14.

Formal Methods in Verification참고 문헌 19인용 수 9

한 줄 요약

이 논문은 유한 상태 시스템의 안전성 명세로부터 SAT 및 QBF 기반 합성 방법을 제안하며, 학습, 템플릿, EPR 축소를 통해 BDD의 확장성 한계를 회피한다. 특히 반복적 해결과 도달 가능성 최적화를 통한 SAT 기반 학습 방법은 핵심 벤치마크에서 BDD와 이전 작업을 능가하며, 병렬화를 통해 초선형 속도 향상을 달성하고 복잡한 설계, 예를 들어 배럴 쉬프터에서 수개의 주기 개선을 보여준다.

ABSTRACT

Automatic synthesis of hardware components from declarative specifications is an ambitious endeavor in computer aided design. Existing synthesis algorithms are often implemented with Binary Decision Diagrams (BDDs), inheriting their scalability limitations. Instead of BDDs, we propose several new methods to synthesize finite-state systems from safety specifications using decision procedures for the satisfiability of quantified and unquantified Boolean formulas (SAT-, QBF- and EPR-solvers). The presented approaches are based on computational learning, templates, or reduction to first-order logic. We also present an efficient parallelization, and optimizations to utilize reachability information and incremental solving. Finally, we compare all methods in an extensive case study. Our new methods outperform BDDs and other existing work on some classes of benchmarks, and our parallelization achieves a super-linear speedup. This is an extended version of [5], featuring an additional appendix.

연구 동기 및 목표

• 반응형 시스템에 대한 BDD 기반 합성의 확장성 한계를 극복하기 위해.
• 복잡한 데이터 경로 설계에서 BDD 폭발을 피하는 효율적인 SAT 및 QBF 기반 합성 방법을 개발하기 위해.
• 승리 영역 계산을 위한 대안적 표현 방식—학습, 템플릿, EPR—를 탐색하기 위해.
• 도달 가능성 정보와 반복적 해결을 통합하여 합성 속도를 가속화하기 위해.
• 다양한 벤치마크에서 이러한 새로운 방법의 성능을 BDD와 이전 작업과 비교 평가하기 위해.

제안 방법

• 학습 기반 접근은 반복적으로 손해를 보는 상태를 식별하고 제거함으로써 QBF 솔버를 사용해 승리 영역을 계산한다.
• 최적화된 SAT 기반 변형은 QBF 솔버를 두 개의 반복적 SAT 솔버로 대체하여 성능을 향상시키고, 불만족 가능한 코어 사용을 가능하게 한다.
• IC3에 영감을 받은 반복적 인덕션을 통해 도달 가능성 정보를 사용하여 학습 과정을 안내하고 검색 공간을 줄인다.
• 템플릿 기반 방법은 승리 영역의 구조적 형태를 고정하고 단일 QBF 쿼리를 통해 이를 계산한다.
• 효과적으로 명제 논리(EPR)로의 축소는 템플릿 구조를 고정하지 않고도 합성을 가능하게 한다.
• 병렬화 전략은 여러 학습 변형과 솔버를 조합하여 일부 벤치마크에서 초선형 속도 향상을 달성한다.

실험 결과

연구 질문

• RQ1 SAT 및 QBF 기반 방법이 안전성 명세로부터 유한 상태 시스템을 합성할 때 BDD를 능가할 수 있는가?
• RQ2 도달 가능성 최적화를 통한 반복적 SAT 해결은 합성 속도 향상에 얼마나 효과적인가?
• RQ3 단일 QBF 쿼리를 사용하는 템플릿 기반 접근 방식이 반복적 학습보다 더 나은 성능을 낼 수 있는가?
• RQ4 구조적 가정 없이도 EPR 축소가 확장 가능한 합성을 제공할 수 있는가?
• RQ5 다양한 벤치마크 클래스에서 다양한 합성 방법의 성능 특성은 어떠한가?

주요 결과

• 반복적 해결과 도달 가능성 최적화를 통한 SAT 기반 학습 방법(SGM)은 복잡한 데이터 경로 설계, 예를 들어 배럴 쉬프터를 포함한 대부분의 벤치마크에서 QBF 기반 변형(QAGB)을 능가한다.
• SAT 기반 학습의 병렬화는 다양한 솔버 전략과 변형을 조합함으로써 초선형 속도 향상을 달성한다.
• 배럴 쉬프터 벤치마크에서는 SAT 및 QBF 기반 방법이 수십 밀리초 내로 완료되나, BDD는 재정렬 오버헤드로 인해 시간 초과 또는 메모리 고갈을 겪는다.
• 템플릿 기반 합성은 어드 및 멀티플라이어와 같은 조합 설계에서 뛰어난 성능을 보이며, 몇 초 내로 최소 크기의 CNF 표현을 찾는다.
• 실제로는 이론적 매력에도 불구하고 EPR 기반 축소는 확장성이 떨어져 다른 방법들에 뒤지게 되었다.
• 단일 방법이 모든 벤치마크에서 우월하지는 않으며, 대신 서로 다른 방법들이 서로 다른 클래스에서 뛰어난 성능을 보여, 기법의 보완적 조합이 최적임을 시사한다.