[논문 리뷰] Self-Partial and Dynamic Reconfiguration Implementation for AES using FPGA

Zine El Abidine Alaoui Ismaili, Ahmed Moussa|ArXiv.org|2009. 09. 12.

Cryptographic Implementations and Security참고 문헌 12인용 수 26

한 줄 요약

이 논문은 FPGAs에서 MicroBlaze 프로세서를 사용하여 AES 암호화를 위한 자기 부분 및 동적 재구성 아키텍처를 제안하며, 런타임 동안 코프로세서를 선택하여 자원과 성능을 최적화한다. 이 방법은 FPGA가 실시간으로 특정 영역을 재구성함으로써 임베디드 시스템에서 높은 보안성과 효율성을 달성하며, 자원 사용을 줄이면서도 디지털 통신에서 강력한 기밀성을 유지한다.

ABSTRACT

This paper addresses efficient hardware/software implementation approaches for the AES (Advanced Encryption Standard) algorithm and describes the design and performance testing algorithm for embedded system. Also, with the spread of reconfigurable hardware such as FPGAs (Field Programmable Gate Array) embedded cryptographic hardware became cost-effective. Nevertheless, it is worthy to note that nowadays, even hardwired cryptographic algorithms are not so safe. From another side, the self-reconfiguring platform is reported that enables an FPGA to dynamically reconfigure itself under the control of an embedded microprocessor. Hardware acceleration significantly increases the performance of embedded systems built on programmable logic. Allowing a FPGA-based MicroBlaze processor to self-select the coprocessors uses can help reduce area requirements and increase a system's versatility. The architecture proposed in this paper is an optimal hardware implementation algorithm and takes dynamic partially reconfigurable of FPGA. This implementation is good solution to preserve confidentiality and accessibility to the information in the numeric communication.

연구 동기 및 목표

• 임베디드 시스템에서 FPGAs를 사용하여 AES 암호화를 위한 효율적인 하드웨어/소프트웨어 공동 설계를 설계하기.
• 고정된 하드웨어 구현의 한계를 해결하기 위해 런타임 재구성을 가능하게 하여 보안성과 자원 활용도를 향상시키기.
• FPGAs의 동적 부분 재구성을 활용하여 MicroBlaze 프로세서가 필요에 따라 자가 선택 및 배포를 수행할 수 있도록 하기.
• 암호화 모듈의 런타임 재구성을 통해 시스템의 유연성 향상과 자원 오버헤드 감소를 도모하기.
• 적응 가능한 하드웨어 가속을 통해 수치 통신 시스템에서 강력한 기밀성과 접근성 확보하기.

제안 방법

• 시스템은 FPGA 내부에 통합된 MicroBlaze 프로세서를 사용하여 동적 부분 재구성을 관리한다.
• FPGA는 재구성 가능한 영역으로 분할되어 있어, 예를 들어 AES 코프로세서와 같은 특정 모듈을 런타임에 다시 로드할 수 있다.
• 프로세서는 현재 워크로드 요구 사항에 따라 필요한 암호화 하드웨어 모듈을 선택하고 다운로드한다.
• 디자인은 FPGA가 프로세서의 제어를 받으며 자체 구성 구성을 수정하는 자가 재구성 플랫폼을 활용한다.
• 하드웨어 가속은 AES 암호화의 처리량 향상과 지연 감소를 위해 선택적으로 적용된다.
• 비밀성과 효율성을 동시에 확보하기 위해 핵심 암호화 구성 요소의 요구 시 재구성을 가능하게 하는 아키텍처를 지원한다.

실험 결과

연구 질문

• RQ1 FPGAs에서의 동적 부분 재구성은 임베디드 시스템에서 AES 암호화의 성능과 적응 가능성 향상에 어떻게 기여할 수 있는가?
• RQ2 런타임 코프로세서 선택은 FPGA 기반 암호화 시스템에서 자원 효율성과 시스템의 유연성에 어떤 영향을 미치는가?
• RQ3 자기 재구성 가능한 FPGA는 실시간 통신 시스템에서 고정된 하드웨어 구현보다 더 강력한 보안 보장을 제공할 수 있는가?
• RQ4 재구성 가능한 AES 모듈과 통합된 MicroBlaze 프로세서는 시스템 지연과 처리량에 어떤 영향을 미치는가?
• RQ5 자기 부분 재구성 가능한 AES 아키텍처에서 자원 활용도와 성능 간의 상충 관계는 무엇인가?

주요 결과

• 제안된 아키텍처는 FPGA 내부에서 AES 모듈의 동적 및 부분 재구성을 가능하게 하여 시스템의 적응 가능성 향상에 기여한다.
• 재구성을 관리하기 위해 MicroBlaze 프로세서를 사용함으로써 고정된 하드웨어의 필요성을 줄여 자원 오버헤드를 감소시킨다.
• 재구성 가능한 영역에서 AES 연산의 하드웨어 가속을 통해 성능 향상을 달성한다.
• 암호화 구현을 런타임에 변경할 수 있도록 함으로써 사이드 채널 공격에 대한 취약성을 줄여 보안성을 향상시킨다.
• 요구에 따라 암호화를 효율적으로 수행할 수 있도록 하여 디지털 통신에서 기밀성과 접근성 모두를 확보한다.
• 구현 결과는 자기 재구성 가능한 FPGA가 임베디드 시스템에서 성능, 자원 사용, 보안성을 효과적으로 균형 잡는 데 유용하다는 것을 입증한다.