[논문 리뷰] Strix: An End-to-End Streaming Architecture with Two-Level Ciphertext Batching for Fully Homomorphic Encryption with Programmable Bootstrapping

Adiwena Putra, Prasetiyo외 3명|arXiv (Cornell University)|2023. 05. 19.

Cryptography and Data Security인용 수 4

한 줄 요약

Strix는 토러스 위에서의 완전한 암호화(ToFHE)를 위한 도메인 특화 하드웨어 가속기로, 새로운 이중 수준 암호문 배치 기법(장치 수준 및 코어 수준 배치)과 완전히 파ip라인화된 스트리밍 아키텍처를 통해 고성능 프로그래머블 부스트랩핑(PBS)을 가능하게 한다. 이는 블라인드 로테이션 분할 문제를 제거하고, 전용 기능 유닛과 접힌 FFT 마이크로아키텍처를 통해 메모리 및 계산 자원 활용도를 최적화함으로써 달성된다. CPU 및 GPU 대비 각각 1,067배, 37배 높은 처리량을 기록하며, 기존 최고 수준의 TFHE 가속기 대비 7.4배 빠른 성능 향상을 이룬다.

ABSTRACT

Homomorphic encryption (HE) enables computations on encrypted data by concealing information under noise for security. However, the process of bootstrapping, which resets the noise level in the ciphertext, is computationally expensive and requires a large bootstrapping key. The TFHE scheme offers a faster and programmable bootstrapping algorithm called PBS, crucial for security-focused applications like machine learning. Nevertheless, the current TFHE scheme lacks support for ciphertext packing, resulting in low throughput. This work thoroughly analyzes TFHE bootstrapping, identifies the bottleneck in GPUs caused by the blind rotation fragmentation problem, and proposes a hardware TFHE accelerator called Strix. Strix introduces a two-level batching approach to enhance the batch size in PBS, utilizes a specialized microarchitecture for efficient streaming data processing, and incorporates a fully-pipelined FFT microarchitecture to improve performance. It achieves significantly higher throughput than state-of-the-art implementations on both CPUs and GPUs, outperforming existing TFHE accelerators by a factor of 7.4.

연구 동기 및 목표

• TFHE 부스트랩핑에서 발생하는 성능 저하 문제, 특히 GPU에서의 블라인드 로테이션 분할 문제로 인해 배치 처리가 제한되고 처리량이 떨어지는 현상을 해결하기 위해.
• TFHE의 고유한 계산 및 데이터 액세스 패턴에 특화된 하드웨어 가속기 설계를 위해, 특히 순차적 암호문 처리 및 프로그래머블 부스트랩핑(PBS) 워크로드를 고려하여.
• CKKS에 최적화된 기존 FHE 가속기들이 데이터 구조와 계산 요구사항의 차이로 인해 TFHE에 직접 적용되지 못하는 한계를 극복하기 위해.
• 장치 수준 및 코어 수준의 배치를 통해 배치 크기를 크게 증가시켜 공간적 및 시간적 병렬성을 향상시킴으로써 고처리량 PBS를 실현하기 위해.
• 전용 기능 유닛과 완전히 파이pline화된 마이크로아키텍처를 통해 메모리 병목 현상을 줄이고 면적 효율성을 향상시키기 위해 가속기의 마이크로아키텍처를 최적화하기 위해.

제안 방법

• 이중 수준 암호문 배치 기법 도입: 장치 수준 배치를 통해 공유된 부스트랩핑 키를 사용해 다수의 암호문을 동시에 처리함으로써 공간 재사용을 증가시키고, 코어 수준 배치를 통해 각 처리 코어가 순차적으로 다수의 암호문을 처리함으로써 시간 재사용을 향상시킴.
• 암호문을 지속적으로 처리할 수 있도록 스트리밍 및 완전히 파이pline화된 아키텍처 설계로, 정지 시간을 최소화하고 순차적 PBS 작업에서 처리량을 극대화함.
• TFHE 분해를 위한 신규 마이크로아키텍처 제안으로, 고처리량 스트리밍 데이터 처리를 지원하여 효율적인 PBS 실행에 필수적인 요소 확보.
• 메모리 액세스 오버헤드를 줄이기 위해 접힌 FFT 마이크로아키텍처와 접힘 기법을 도입하여, 기존 설계 대비 처리량 2배 향상 및 면적 1.7배 감소 달성.
• 외부 메모리 대역폭이 고정된 상태(300 GB/s)에서 시간 병렬성(TvLP)과 계산 병렬성(CLP) 간의 트레이드오��� 분석을 통해 최적의 균형을 도출함.
• 매개변수 세트 IV를 사용하여 다양한 구성 설정을 평가하고 최적의 성능 포인트를 도출하였으며, TvLP=8 및 CLP=4가 최적의 구성으로 확인됨.

실험 결과

연구 질문

• RQ1 GPU 기반 TFHE 부스트랩핑에서 성능 저하가 발생하는 원인은 무엇이며, 블라인드 로테이션 분할 문제로 인해 배치 처리와 처리량이 어떻게 제한되는가?
• RQ2 장치 수준 및 코어 수준의 이중 수준 배치 기법을 어떻게 효과적으로 활용하여 TFHE 프로그래머블 부스트랩핑에서 배치 크기를 증가시킬 수 있는가?
• RQ3 TFHE의 고처리량 스트리밍 PBS를 지원하기 위해 필요한 마이크로아키텍처 최적화는 무엇이며, 특히 분해 및 FFT 연산에 중점을 두고?
• RQ4 시간 병렬성(TvLP)과 계산 병렬성(CLP) 간의 트레이드오프가 TFHE 하드웨어 가속기의 처리량, 지연 시간, 메모리 대역폭 요구사항에 미치는 영향은 무엇인가?
• RQ5 CPU, GPU 및 기존 TFHE 가속기 대비 Strix와 같은 맞춤형 하드웨어 가속기를 통해 달성할 수 있는 성능 향상은 어느 정도인가?

주요 결과

• Strix는 TFHE에서 PBS를 실행할 때 CPU 대비 1,067배, GPU 대비 37배 높은 처리량을 기록하여, 동형 계산에서 극적인 성능 향상을 입증함.
• TvLP=8 및 CLP=4로 설정된 최적의 구성은 외부 메모리 대역폭 257 GB/s로만 이루어져도 2,368 PBS/s의 처리량을 달성하며, 계산 및 메모리 자원 활용을 효과적으로 균형 잡음.
• 접힌 FFT 마이크로아키텍처는 비접힌 설계 대비 면적 1.7배 감소 및 처리량 2배 향상으로 효율성 크게 향상됨.
• CLP가 높은 구성(예: CLP=32)은 1TB/s 이상의 메모리 대역폭이 필요하여 메모리에 종속되며, 이로 인해 처리량은 620 PBS/s로 떨어짐으로써 균형 잡힌 설계의 중요성을 입증함.
• 기존 최고 수준의 TFHE 가속기인 Matcha 대비 Strix는 처리량에서 7.4배 빠른 성능 향상을 기록하며, TFHE 가속화의 새로운 성능 기준을 설정함.
• 딥 뉴럴 네트워크 평가 시 CPU 대비 38배, GPU 대비 17배 높은 지연 시간을 기록하여 실제 워크로드에서 실용적인 이점을 입증함.