[논문 리뷰] T-count Optimized Design of Quantum Integer Multiplication

Edgard Muñoz‐Coreas, Himanshu Thapliyal|arXiv (Cornell University)|2017. 06. 15.

Quantum Computing Algorithms and Architecture참고 문헌 17인용 수 11

한 줄 요약

이 논문은 $4n+1$ 큐비트만을 요구하는 T-카운트 최적화된, 가비지 없는 양자 정수 승수기로, 입력 캐리를 제거하고 영수를 제어하는 어드더를 Toffoli 게이트 어레이로 대체하는 새로운 조건부 어드더 회로를 통해 달성된다. 이 설계는 바부의 최근 연구 대비 평균 47.55%의 T-카운트 감소를 이루었으며, 린 등과의 비교에선 62.71%의 추가 절감, 자야슈리 등과의 비교에선 26.30%의 절감을 기록했으며, 선형 큐비트 스케일링을 유지한다.

ABSTRACT

Quantum circuits of many qubits are extremely difficult to realize; thus, the number of qubits is an important metric in a quantum circuit design. Further, scalable and reliable quantum circuits are based on Clifford + T gates. An efficient quantum circuit saves quantum hardware resources by reducing the number of T gates without substantially increasing the number of qubits. Recently, the design of a quantum multiplier is presented by Babu [1] which improves the existing works in terms of number of quantum gates, number of qubits, and delay. However, the recent design is not based on fault-tolerant Clifford + T gates. Also, it has large number of qubits and garbage outputs. Therefore, this work presents a T-count optimized quantum circuit for integer multiplication with only $4 \cdot n + 1$ qubits and no garbage outputs. The proposed quantum multiplier design saves the T-count by using a novel quantum conditional adder circuit. Also, where one operand to the controlled adder is zero, the conditional adder is replaced with a Toffoli gate array to further save the T gates. To have fair comparison with the recent design by Babu and get an actual estimate of the T-count, it is made garbageless by using Bennett's garbage removal scheme. The proposed design achieves an average T-count savings of $47.55\%$ compared to the recent work by Babu. Further, comparison is also performed with other recent works by Lin et. al. [2], and Jayashree et. al.[3]. Average T-count savings of $62.71\%$ and $26.30\%$ are achieved compared to the recent works by Lin et. al., and Jayashree et. al., respectively.

연구 동기 및 목표

• 클리포드 + T 게이트 세트를 사용하여 최소한의 T-카운트를 갖는 고장내성 양자 정수 승수기를 설계하기.
• 기존 설계에서 자원 오버헤드를 증가시키는 가비지 출력과 앤시라 큐비트를 제거하기.
• 조건부 어드더 회로를 최적화하고 특정 구성 요소를 Toffoli 게이트로 대체하여 T-카운트를 감소시키기.
• 가비지 제거 및 고장내성 게이트 비용을 고려하여 최근 연구들과의 공정한 비교를 제공하기.
• 선형 큐비트 증가와 이차 T-카운트 스케일링을 갖는 확장 가능한 설계를 달성하기.

제안 방법

• 입력 캐리가 없는 가비지 없는 양자 조건부 어드더를 제안하여 부분 곱의 누적 단계에서 T-게이트 사용을 줄인다.
• 한 개의 운영자가 0인 제어 어드더를 Toffoli 게이트 어레이로 대체하여 T-게이트 오버헤드를 제거한다.
• 바부의 설계에 벤넷의 가비지 제거 기법을 적용하여 가비지 없는 설계로 전환하고, T-카운트 비교의 공정성을 확보한다.
• 고장내성 구현을 위해 클리포드 + T 게이트 세트를 사용하며, T-카운트를 주요 최적화 지표로 삼는다.
• 모든 구성 요소의 정확성을 검증하기 위해 형식적 검증과 Verilog 시뮬레이션을 활용한다.
• 부분 곱 누적 및 덧셈 단계의 단계별 분석을 통해 총 T-카운트를 $21n^2 - 14$로 유도한다.

실험 결과

연구 질문

• RQ1 가비지 출력을 제거하면서 최소한의 T-카운트를 갖는 양자 정수 승수기를 어떻게 설계할 수 있는가?
• RQ2 기존의 고장내성 양자 승수기에서 가비지 출력 제거가 T-카운트에 미치는 영향은 무엇인가?
• RQ3 입력 캐리가 없는 새로운 조건부 어드더는 양자 곱셈에서 T-게이트 사용을 어떻게 줄일 수 있는가?
• RQ4 영수를 제어하는 어드더를 Toffoli 게이트로 대체할 경우 T-카운트와 큐비트 비용에 어떤 영향을 미치는가?
• RQ5 최근 최첨단 양자 승수기들과 비교했을 때, 제안된 설계의 T-카운트 및 큐비트 효율성에서의 상대적 성능은 어떠한가?

주요 결과

• 제안된 양자 정수 승수기는 가비지 제거 후 바부의 최근 설계 대비 평균 47.55%의 T-카운트 감소를 달성한다.
• 린 등의 연구 대비 평균 62.71%의 T-카운트 감소와 자야슈리 등의 설계 대비 26.30%의 감소를 기록한다.
• 제안된 설계는 $4n+1$ 큐비트만을 사용하며, 가비지 출력이 없어 바부의 가비지 없는 버전 대비 총 큐비트 수 평균 77.07% 감소를 이룬다.
• T-카운트는 $\mathcal{O}(n^2)$로 스케일링되고 큐비트 수는 $\mathcal{O}(n)$로 스케일링되어 자원 스케일링 측면에서 효율적이다.
• 입력 캐리가 없는 제안된 조건부 어드더는 부분 곱 누적 단계에서 불필요한 T-게이트 연산을 제거하여 T-게이트 사용을 줄인다.
• 형식적 증명과 Verilog 시뮬레이션을 통해 모든 제안된 구성 요소와 전체 승수기 회로의 기능 정확성이 확인된다.