[논문 리뷰] Triangle Counting Accelerations: From Algorithm to In-Memory Computing Architecture

Xueyan Wang, Jianlei Yang외 6명|arXiv (Cornell University)|2021. 12. 01.

Advanced Memory and Neural Computing참고 문헌 28인용 수 23

한 줄 요약

이 논문은 비트 연산(AND 및 BitCount)을 활용한 알고리즘-아키텍처 공동 설계를 통해 전통적인 바나흐 시스템의 밴드폭 병목 현상을 극복하는 최초의 인메모리 삼각형 수세기 가속기인 TCIM을 제안한다. 유일한 비트 논리로 삼각형 수세기를 재구성하고, 특수한 데이터 슬라이싱을 통해 희소 그래프를 압축하며, STT-MRAM 기반 PIM 아키텍처에 직접 계산을 매핑함으로써, 최신 GPU 가속기 대비 에너지 효율성 34배 향상과 12.2배의 속도 향상을 달성하였다. 지능적인 데이터 재사용 및 교체 정책을 통해 메모리 쓰기 연산을 평균 60.5% 감소시켰다.

ABSTRACT

Triangles are the basic substructure of networks and triangle counting (TC) has been a fundamental graph computing problem in numerous fields such as social network analysis. Nevertheless, like other graph computing problems, due to the high memory-computation ratio and random memory access pattern, TC involves a large amount of data transfers thus suffers from the bandwidth bottleneck in the traditional Von-Neumann architecture. To overcome this challenge, in this paper, we propose to accelerate TC with the emerging processing-in-memory (PIM) architecture through an algorithm-architecture co-optimization manner. To enable the efficient in-memory implementations, we come up to reformulate TC with bitwise logic operations (such as AND), and develop customized graph compression and mapping techniques for efficient data flow management. With the emerging computational Spin-Transfer Torque Magnetic RAM (STT-MRAM) array, which is one of the most promising PIM enabling techniques, the device-to-architecture co-simulation results demonstrate that the proposed TC in-memory accelerator outperforms the state-of-the-art GPU and FPGA accelerations by 12.2x and 31.8x, respectively, and achieves a 34x energy efficiency improvement over the FPGA accelerator.

연구 동기 및 목표

• 바나흐 아키텍처에서 높은 랜덤 메모리 액세스와 낮은 계산-메모리 비율로 인해 발생하는 삼각형 수세기(TC)의 메모리 밴드폭 병목 문제를 해결하기 위해.
• 인메모리 컴퓨팅에서 널리 지원되는 비트 연산(AND 및 BitCount)만을 사용해 삼각형 수세기를 재구성함으로써, 효율적인 인메모리 실행을 가능하게 하기 위해.
• STT-MRAM를 기반으로 한 스피arsity 인식 처리-인-메모리(PIM) 아키텍처를 설계하여, 효율적인 데이터 압축, 슬라이싱, 그리고 현장 내 계산을 지원하기 위해.
• 데이터 재사용 및 우선순위 기반 교체 전략을 통해 메모리 쓰기 연산을 최소화하여 에너지 소비와 지연 시간을 줄이기 위해.
• 장치-아키텍처 공동 시뮬레이션을 통해 제안된 시스템을 검증하여 CPU, GPU, FPGA 가속기 대비 뚜렷한 성능 및 에너지 효율성 향상을 입증하기 위해.

제안 방법

• 삼각형 수세기를 유일한 비트 논리로 재구성: 삼각형 수는 인접 비트맵 간 AND 연산과 그 후의 비트 카운팅(BitCount)을 통해 계산된다.
• 고정 크기 슬라이스(64비트)로 인접 비트맵을 분할하는 커스터마이징된 데이터 슬라이싱 기법을 제안하여 희소성과 중복 계산을 줄이기 위해.
• 비트맵의 비영인 슬라이스만 저장하는 스피arsity 인식 그래프 압축 방법을 설계하여, 메모리 프로파일과 계산량을 최대 99.99% 감소시켰다.
• 자주 액세스되는 슬라이스를 온칩 메모리에 캐시하는 데이터 재사용 전략을 구현하여, 평균적으로 메모리 쓰기 연산을 60.5% 감소시켰다.
• LRU 대비 최대 30.1% 더 낮은 데이터 교체 빈도를 보이는 우선순위 기반 데이터 교체 정책을 도입하여, 대규모 그래프에 대한 효율성을 향상시켰다.
• MTJ 파라미터를 SPICE 시뮬레이션에서 확보하고 NVSim 및 행동 수준 시뮬레이터와 통합한 장치-아키텍처 공동 시뮬레이션 프레임워크를 개발하여 에너지 소비와 지연 시간을 추정하였다.

실험 결과

연구 질문

• RQ1 삼각형 수세기를 비트 연산(AND 및 BitCount)만을 사용해 재구성할 수 있는가? 이를 통해 인메모리 계산이 효율적으로 가능해지는가?
• RQ2 희소 그래프 데이터는 어떻게 효과적으로 압축하고 인메모리 처리 유닛에 매핑하여 데이터 이동과 계산을 최소화할 수 있는가?
• RQ3 인메모리 TC 가속기에서 메모리 쓰기 연산을 줄이기 위해 가장 효과적인 데이터 관리 전략(재사용 및 교체)은 무엇인가?
• RQ4 STT-MRAM 기반 PIM 아키텍처는 삼각형 수세기에서 전통적인 GPU 및 FPGA 가속기 대비 성능 및 에너지 효율성 측면에서 어느 정도 뛰어나게 되는가?
• RQ5 알고리즘 수준 최적화와 PIM 아키텍처의 통합은 전체 시스템의 효율성과 확장성에 어떤 영향을 미치는가?

주요 결과

• 제안된 TCIM 가속기는 실제 워크로드에서 최신 GPU 가속기 대비 12.2배 빠르고, FPGA 가속기 대비 31.8배 빠른 성능을 달성하였다.
• 단일 코어 CPU와 16MB의 STT-MRAM 어레이를 사용할 경우, 데이터 슬라이싱과 재사용 덕분에 CPU 기준 53.7배 빠르며, PIM 기반으로 추가로 25.5배 빠르게 작동하여 CPU 대비 총 1370배 빠른 성능을 기록하였다.
• TCIM의 에너지 효율성은 에너지 효율적인 FPGA 구현 대비 34배 뛰어나며, 주로 STT-MRAM의 비버니시성과 현장 내 계산 덕분이다.
• 우선순위 기반 데이터 교체 정책은 LRU 대비 최대 30.1% 낮은 데이터 교체 빈도를 기록하여, 메모리 액세스 효율성을 크게 향상시켰다.
• 데이터 슬라이싱 및 압축 전략은 평균적으로 유효 슬라이스 수를 99.99% 감소시켰으며, 다섯 개의 가장 큰 그래프(예: com-LiveJournal)는 99.999%의 희소성과 0.01%의 압축률을 기록하였다.
• 장치-아키텍처 공동 시뮬레이션 프레임워크는 성공적으로 시스템을 검증하였으며, 알고리즘-아키텍처 공동 설계가 성능 및 에너지 효율성 측면에서 수십 배 이상의 향상을 가능하게 한다고 입증하였다.