[논문 리뷰] Understanding RowHammer Under Reduced Wordline Voltage: An Experimental Study Using Real DRAM Devices

A. Giray Yağlıkçı, Haocong Luo외 8명|arXiv (Cornell University)|2022. 06. 20.

Semiconductor materials and devices인용 수 6

한 줄 요약

이 논문은 실제 DDR4 DRAM 칩에서 워드라인 전압($V_{PP}$)을 낮추면 RowHammer 취약성이 크게 감소함을 실험적으로 입증한다. 이는 평균 7.4% 증가(최대 85.8%)의 활성화-프리차지 사이클 수를 요구하게 하며, 평균 15.2% 감소(최대 66.9%)의 비트 오류율을 초래한다. 대부분의 칩에서 지연 및 유지 시간에 미치는 영향은 최소한이다. 이러한 결과는 하드웨어 변경 없이도 $V_{PP}$를 조절 가능한 매개변수로 활용해 RowHammer를 완화할 수 있음을 시사한다.

ABSTRACT

RowHammer is a circuit-level DRAM vulnerability, where repeatedly activating and precharging a DRAM row, and thus alternating the voltage of a row's wordline between low and high voltage levels, can cause bit flips in physically nearby rows. Recent DRAM chips are more vulnerable to RowHammer: with technology node scaling, the minimum number of activate-precharge cycles to induce a RowHammer bit flip reduces and the RowHammer bit error rate increases. Therefore, it is critical to develop effective and scalable approaches to protect modern DRAM systems against RowHammer. To enable such solutions, it is essential to develop a deeper understanding of the RowHammer vulnerability of modern DRAM chips. However, even though the voltage toggling on a wordline is a key determinant of RowHammer vulnerability, no prior work experimentally demonstrates the effect of wordline voltage (VPP) on the RowHammer vulnerability. Our work closes this gap in understanding. This is the first work to experimentally demonstrate on 272 real DRAM chips that lowering VPP reduces a DRAM chip's RowHammer vulnerability. We show that lowering VPP 1) increases the number of activate-precharge cycles needed to induce a RowHammer bit flip by up to 85.8% with an average of 7.4% across all tested chips and 2) decreases the RowHammer bit error rate by up to 66.9% with an average of 15.2% across all tested chips. At the same time, reducing VPP marginally worsens a DRAM cell's access latency, charge restoration, and data retention time within the guardbands of system-level nominal timing parameters for 208 out of 272 tested chips. We conclude that reducing VPP is a promising strategy for reducing a DRAM chip's RowHammer vulnerability without requiring modifications to DRAM chips.

연구 동기 및 목표

• 이전 연구에서 $V_{PP}$의 영향을 실험적으로 분리하지 못했기 때문에, 현대 DRAM 칩에서 감소된 워드라인 전압($V_{PP}$)이 RowHammer 취약성에 미치는 영향을 조사하는 것.
• 저전압 $V_{PP}$가 DRAM 신뢰성 지표인 액세스 지연, 전하 복구, 데이터 유지 시간에 크게 영향을 주지 않으면서 RowHammer 비트 플립을 줄일 수 있는지 확인하는 것.
• 다양한 제조사의 DDR4 DRAM 칩에서 $V_{PP}$의 영향을 실증적으로 분석하여, 보다 나은 시스템 수준의 방어 전략 수립에 기여하는 것.
• DRAM 하드웨어 변경 없이도 $V_{PP}$ 스케일링을 비침습적이고 칩에 관계없이 적용 가능한 완화 전략으로 사용할 수 있는지 평가하는 것.

제안 방법

• 세 대표 제조사의 272개의 실제 DDR4 DRAM 칩을 대상으로 제어된 실험을 수행하였으며, $V_{DD}$를 정격 수준 유지하면서 $V_{PP}$를 체계적으로 변화시켜 그 영향을 분리하였다.
• 모든 테스트된 칩에서 다양한 $V_{PP}$ 수준에서 RowHammer 비트 플립을 유도하기 위해 필요한 최소 활성화-프리차지 사이클 수($HC_{first}$)를 측정하였다.
• 감소된 $V_{PP}$에서 공격자 레지스터 레인지의 반복 힘주기 후 RowHammer 비트 오류율(BER)을 정량화하였으며, 기준 $V_{PP}$와 비교 분석하였다.
• 실제 칩과 SPICE 시뮬레이션을 활용하여 $V_{PP}$ 감소가 주요 DRAM 신뢰성 지표인 레인지 활성화 지연, 전하 복구 시간, 데이터 유지 시간에 미치는 영향을 평가하였다.
• 다양한 칩 세대와 제조사 간 결과를 분석하여, 감소된 $V_{PP}$ 하에서 안정적인 작동을 위한 가드밴드 마진을 평가하였다.
• 대규모 실증 검증에 기반한 통계 분석을 통해 모든 테스트 칩에서 $HC_{first}$와 BER의 평균 및 최대 향상 수준을 보고하였으며, 결과의 신뢰도를 확보하였다.

Figure 1: Organization of a typical modern DRAM module.

실험 결과

연구 질문

• RQ1 감소된 $V_{PP}$는 실제 DDR4 DRAM 칩에서 RowHammer 비트 플립을 유도하기 위해 필요한 활성화-프리차지 사이클 수에 어떤 영향을 미치는가?
• RQ2 다양한 DRAM 칩에서 $V_{PP}$를 낮추면 RowHammer 비트 오류율은 어느 정도 감소하는가?
• RQ3 $V_{PP}$ 감소는 액세스 지연, 전하 복구, 데이터 유지 시간 등의 DRAM 신뢰성 지표에 어떤 영향을 미치는가?
• RQ4 $V_{PP}$ 스케일링을 사용하여 DRAM 하드웨어 변경 없이도 RowHammer에 대한 타당하고 비침습적인 완화 전략으로 활용할 수 있는가?
• RQ5 $V_{PP}$ 스케일링 시 RowHammer 취약성 감소와 함께 성능 또는 신뢰성 저하의 상호 트레이드오프는 어떠한가?

주요 결과

• 모든 테스트된 DDR4 DRAM 칩에서 $V_{PP}$를 낮추면 평균 7.4% 증가(최대 85.8%)의 활성화-프리차지 사이클 수가 필요해지며, RowHammer 비트 플립을 유도하기 위한 사이클 수가 증가한다.
• 모든 테스트 칩에서 $V_{PP}$를 낮추면 평균 15.2% 감소(최대 66.9%)의 RowHammer 비트 오류율(BER)을 기록한다.
• 272개 칩 중 208개는 액세스 지연, 전하 복구, 데이터 유지 시간에 대한 영향이 정격 타이밍 파라미터의 시스템 수준 가드밴드 내에 머무른다.
• SPICE 시뮬레이션 결과, 감소된 $V_{PP}$는 레인지 활성화 및 전하 복구 시에만 약간의 지연을 유발하며, 데이터 유지 시간은 약간 감소하지만 대부분의 경우 여전히 수용 가능하다.
• 결과적으로 $V_{PP}$ 스케일링은 DRAM 칩 설계나 시스템 아키텍처 변경 없이도 RowHammer 취약성을 감소시키는 타당하고 비침습적인 방법임을 입증한다.
• 이 연구는 $V_{PP}$가 RowHammer 완화를 위한 핵심 조절 가능한 매개변수임을 실증적으로 입증하며, 시스템 수준 방어 설계에 새로운 차원을 제공한다.

Figure 2: Our experimental setup based on SoftMC [ 64 , 115 ] .