[论文解读] Critique of "Asynchronous Logic Implementation Based on Factorized DIMS"

P. Balasubramanian|arXiv (Cornell University)|Nov 7, 2017

Low-power high-performance VLSI design参考文献 45被引用 5

一句话总结

本评论指出《基于分解DIMs的异步逻辑实现》一文存在关键缺陷，暴露出未解决的门孤儿问题及错误的逻辑综合成本计算。文章认为该工作缺乏通用的综合算法，且依赖于不安全的分解方式，从而质疑其有效性，最终结论为该论文未能推动领域发展，反而造成混淆，同时指出了现有更优的无延迟敏感异步电路设计方法。

ABSTRACT

This paper comments on "Asynchronous Logic Implementation Based on Factorized DIMS" [Journal of Circuits, Systems, and Computers, vol. 26, no. 5, 1750087: 1-9, May 2017] with respect to two main problematic issues: i) the gate orphan problem implicit in the factorized DIMS approach discussed in the referenced article which affects its strong-indication, and ii) how the enumeration of product terms to represent the synthesis cost is skewed in the referenced article because the logic expression contains sum of products and also product of sums. It is observed that the referenced article has not provided a general logic synthesis algorithm excepting only an example illustration involving a 3-input AND logic function. The absence of a general logic synthesis algorithm would make it difficult to reproduce the research described in the referenced article. Moreover, the example illustration in the referenced article describes an unsafe logic decomposition which is not suitable for the multi-level synthesis of strong-indication asynchronous circuits. Further, a logic synthesis method which safely decomposes the DIMS solution to synthesize multi-level strong-indication asynchronous circuits is available in the existing literature, which was neither cited nor taken up for comparison in the referenced article, which is another drawback. Subsequently, it is concluded that the referenced article has not advanced existing knowledge in the field but on the contrary, has caused confusions. Hence, in the interest of readers, this paper additionally highlights some important and relevant literature which provide valuable information about robust asynchronous circuit synthesis techniques which employ delay-insensitive codes for data representation and processing and the 4-phase return-to-zero handshake protocol for data communication.

研究动机与目标

• 识别并分析《基于分解DIMs的异步逻辑实现》一文在处理门孤儿问题方面的关键缺陷。
• 检查用于表示综合成本的乘积项枚举方法中的错误，该方法将和之积与积之和结构混合使用。
• 证明所引用文章缺乏通用的逻辑综合算法，仅依赖于一个单一的、不安全的三输入与门示例。
• 强调存在一种更安全、已验证的多级强指示异步电路逻辑综合方法，但该文既未引用也未与之比较。
• 澄清所引用工作并未推动领域发展，反而造成混淆，应引导读者关注稳健且成熟的异步电路设计技术。

提出的方法

• 分析因子化DIMs方法在异步逻辑中的应用，重点指出其未能解决门孤儿问题，从而破坏强指示行为。
• 识别原始论文中因对和之积与积之和逻辑表达式在综合成本枚举中处理不一致而导致的成本度量偏差。
• 评估所提供的单一示例（三输入与门），并证明其涉及一种不安全的逻辑分解方式，不适用于多级强指示电路。
• 回顾现有文献，识别出一种已验证的、安全的逻辑综合方法，可用于将DIMs解分解为多级强指示异步电路。
• 将所引用论文的方法与现有安全方法进行比较，表明后者更具优势，而前者缺乏可复现性。
• 建议读者参考使用无延迟敏感码和四相回零握手协议的成熟文献，以实现稳健的异步设计。

实验结果

研究问题

• RQ1 所引用论文中采用的因子化DIMs方法是否能正确解决强指示异步电路中的门孤儿问题？
• RQ2 乘积项枚举的不一致性如何影响所引用论文中报告的综合成本？
• RQ3 所引用论文中提供的逻辑分解是否安全且适用于强指示电路的多级综合？
• RQ4 所引用论文是否提出了通用的逻辑综合算法，还是仅限于一个说明性示例？
• RQ5 是否存在已被证实更安全、更稳健的强指示异步电路综合替代方法，而这些方法在所引用工作中被忽视？

主要发现

• 所引用论文未能解决因子化DIMs方法固有的门孤儿问题，从而破坏其强指示特性。
• 由于在逻辑表达式中对和之积与积之和结构处理不一致，导致综合成本度量存在偏差。
• 该论文缺乏通用的逻辑综合算法，仅依赖于一个不安全的三输入与门函数示例。
• 文献中已存在一种安全的逻辑综合方法，可用于将DIMs解分解为多级强指示异步电路，但该文既未引用也未与之比较。
• 所引用工作未能推动领域发展，反而造成混淆，其主张因方法论缺陷而不可复现。
• 使用无延迟敏感码和四相回零握手协议的稳健替代方案已存在，应优先用于可靠的异步电路设计。