[论文解读] Floorplet: Performance-aware Floorplan Framework for Chiplet Integration

Shixin Chen, Shanyi Li+6 more|arXiv (Cornell University)|Aug 3, 2023

Interconnection Networks and SystemsComputer Science被引用 3

一句话总结

Floorplet 是一种面向基于小芯片的架构的性能感知布局规划框架，整合了基于仿真性能建模与成本、可靠性及面积的优化。通过利用基于 Gem5 的仿真和数学规划，它在 2.5D 封装中将芯片间通信成本降低了 24.81%，同时协同优化了性能、可靠性与设计约束。

ABSTRACT

A chiplet is an integrated circuit that encompasses a well-defined subset of an overall system's functionality. In contrast to traditional monolithic system-on-chips (SoCs), chiplet-based architecture can reduce costs and increase reusability, representing a promising avenue for continuing Moore's Law. Despite the advantages of multi-chiplet architectures, floorplan design in a chiplet-based architecture has received limited attention. Conflicts between cost and performance necessitate a trade-off in chiplet floorplan design since additional latency introduced by advanced packaging can decrease performance. Consequently, balancing power, performance, cost, area, and reliability is of paramount importance. To address this challenge, we propose Floorplet, a framework comprising simulation tools for performance reporting and comprehensive models for cost and reliability optimization. Our framework employs the open-source Gem5 simulator to establish the relationship between performance and floorplan for the first time, guiding the floorplan optimization of multi-chiplet architecture. The experimental results show that our framework decreases inter-chiplet communication costs by 24.81%.

研究动机与目标

• 解决现有 EDA 工具在基于小芯片的 2.5D 架构中缺乏对性能、成本、可靠性与面积进行协同优化的问题。
• 通过使用具有复杂数据流的实际小芯片而非抽象模型，实现更真实的布局规划。
• 通过仿真建模布局决策的性能影响，将物理布局与架构性能关联起来。
• 在布局规划过程中引入如凸点应力和翘曲等可靠性约束。
• 提供一个整体性框架，支持在早期阶段对布局、性能与技术选型进行协同优化。

提出的方法

• parChiplet 将真实系统级芯片（SoC）设计划分为具有明确角色和接口的功能性、可制造小芯片。
• simChiplet 使用开源 Gem5 仿真器，基于物理布局规划来建模芯片间通信的延迟。
• optChiplet 采用数学规划（如 Gurobi）在多种约束下协同优化布局：性能、面积、成本与可靠性。
• 该框架通过建模中介层走线长度和 RDL 互连延迟，量化小芯片布局对性能的影响。
• 通过建立描述凸点应力与翘曲阈值的方程，将可靠性约束编码到布局规划过程中，以防止机械失效。
• 优化流程通过迭代整合仿真反馈，持续优化布局方案。

实验结果

研究问题

• RQ1 如何实现真实的小芯片划分，以支持在 2.5D 封装中进行性能感知的布局规划？
• RQ2 布局规划在多大程度上影响基于小芯片系统的芯片间通信延迟？
• RQ3 能否有效建模并整合性能指标到布局规划中，以降低通信成本？
• RQ4 如何在小芯片布局规划中与性能和面积协同优化凸点应力与翘曲等可靠性约束？
• RQ5 在多小芯片布局规划中，性能、成本与可靠性之间的权衡关系如何？应如何系统性地平衡？

主要发现

• 与基线方法相比，Floorplet 框架将芯片间通信成本降低了 24.81%。
• 性能感知的布局规划通过优化小芯片布局显著提升了系统吞吐量，从而最小化了芯片间延迟。
• 通过集成基于 Gem5 的仿真，实现了对真实小芯片架构中布局决策性能影响的精确建模。
• 使用 Gurobi 求解器的数学规划方法在可接受时间内为 10–30 个小芯片设计（根据规模耗时 20 分钟至 10 小时）实现了最优或近似最优解。
• 该框架成功地将复杂的可靠性约束（如凸点应力与翘曲阈值）整合到布局规划过程中，而此前的研究往往忽略这些因素。
• 在布局规划中忽略性能指标会导致可测量的性能下降，验证了早期性能驱动优化的必要性。