[论文解读] Latency Optimized Asynchronous Early Output Ripple Carry Adder based on Delay-Insensitive Dual-Rail Data Encoding

Padmanabhan Balasubramanian, K. Prasad|arXiv (Cornell University)|Jun 13, 2017

Low-power high-performance VLSI design参考文献 36被引用 4

一句话总结

该论文提出一种采用延迟无关双轨编码与单比特（SAFAs）和双比特（DAFAs）异步全加器的延迟优化异步进位传递加法器（RCA）。通过在SAFAs和DAFAs中集成冗余逻辑，并采用四相返回零握手协议，该设计实现了更低的最坏情况延迟——尤其在32位配置下使用15个DAFAs和2个SAFAs时，理论与实际延迟测量结果表现出强烈相关性。

ABSTRACT

Asynchronous circuits employing delay-insensitive codes for data representation i.e. encoding and following a 4-phase return-to-zero protocol for handshaking are generally robust. Depending upon whether a single delay-insensitive code or multiple delay-insensitive code(s) are used for data encoding, the encoding scheme is called homogeneous or heterogeneous delay-insensitive data encoding. This article proposes a new latency optimized early output asynchronous ripple carry adder (RCA) that utilizes single-bit asynchronous full adders (SAFAs) and dual-bit asynchronous full adders (DAFAs) which incorporate redundant logic and are based on the delay-insensitive dual-rail code i.e. homogeneous data encoding, and follow a 4-phase return-to-zero handshaking. Amongst various RCA, carry lookahead adder (CLA), and carry select adder (CSLA) designs, which are based on homogeneous or heterogeneous delay-insensitive data encodings which correspond to the weak-indication or the early output timing model, the proposed early output asynchronous RCA that incorporates SAFAs and DAFAs with redundant logic is found to result in reduced latency for a dual-operand addition operation. In particular, for a 32-bit asynchronous RCA, utilizing 15 stages of DAFAs and 2 stages of SAFAs leads to reduced latency. The theoretical worst-case latencies of the different asynchronous adders were calculated by taking into account the typical gate delays of a 32/28nm CMOS digital cell library, and a comparison is made with their practical worst-case latencies estimated. The theoretical and practical worst-case latencies show a close correlation....

研究动机与目标

• 降低异步加法器设计在双操作数加法中的最坏情况延迟。
• 开发一种延迟无关、具备早期输出能力的异步RCA，采用同质双轨编码以增强鲁棒性。
• 通过在单比特和双比特全加器（SAFAs和DAFAs）中引入冗余逻辑，实现延迟优化。
• 利用32/28nm CMOS库对理论延迟模型与实际测量结果进行对比验证。
• 在同质或异质延迟无关编码条件下，将所提出的RCA与CLA和CSLA设计进行比较。

提出的方法

• 基于延迟无关双轨编码设计单比特（SAFA）和双比特（DAFA）异步全加器。
• 采用四相返回零握手协议，确保对时钟偏移和工艺变化的鲁棒性。
• 在SAFAs和DAFAs中集成冗余逻辑，以加速信号传播并实现早期输出。
• 构建一个使用15个DAFAs和2个SAFAs的32位异步RCA，以最小化关键路径延迟。
• 利用32/28nm CMOS数字单元库中的典型门延迟，计算理论最坏情况延迟。
• 将理论延迟与实际最坏情况延迟估计进行对比，以验证设计精度。

实验结果

研究问题

• RQ1 SAFAs和DAFAs中的冗余逻辑是否能降低异步RCA的最坏情况延迟？
• RQ2 所提出的双轨编码、四相握手协议的RCA与CLA和CSLA设计相比，在延迟和鲁棒性方面表现如何？
• RQ3 理论最坏情况延迟与所提设计的实际延迟测量结果之间的相关性有多高？
• RQ4 在32位异步RCA中，DAFAs和SAFAs的最优配置是什么，以实现最小延迟？
• RQ5 同质双轨编码结合早期输出能力是否比异质编码方案提供更好的延迟性能？

主要发现

• 所提出的32位异步RCA使用15个DAFAs和2个SAFAs，相比传统RCA、CLA和CSLA设计，实现了更低的最坏情况延迟。
• 理论最坏情况延迟与实际延迟估计高度一致，验证了延迟模型的准确性。
• 在SAFAs和DAFAs中集成冗余逻辑可实现更早的输出生成，从而贡献于延迟降低。
• 采用同质双轨编码与四相返回零握手协议，确保了鲁棒性，且无需时钟同步。
• 在所评估的加法器类型中，所提出的早期输出RCA在相同编码和协议约束下表现出更优的延迟性能。
• 该设计在显著提升异步环境下的时序性能的同时，保持了较低的面积和功耗开销。