[論文レビュー] A 2.48Gb/s QC-LDPC Decoder Implementation on the NI USRP-2953R

Swapnil Mhaske, David Uliana+4 more|arXiv (Cornell University)|May 16, 2015

Error Correcting Code Techniques参考文献 4被引用数 5

ひとこと要約

本論文では、NI USRP-2953Rに実装された単一のXilinx Kintex-7 (410t) FPGAを用いて、2.48 Gb/sの標準準拠Quasi-Cyclic LDPC (QC-LDPC)デコーダーを提示する。この設計は、LabVIEW™アルゴリズムコンパイラーを活用し、2分未満で高水準のグラフィカルデータフロー記述から最適化されたVHDLを生成し、最小限のリソースオーバーヘッドで6つのデコーダーコアを用いて大規模並列処理を実現し、200 MHzで動作する。

ABSTRACT

The increasing data rates expected to be of the order of Gb/s for future wireless systems directly impact the throughput requirements of the modulation and coding subsystems of the physical layer. In an effort to design a suitable channel coding solution for 5G wireless systems, in this brief we present a massively-parallel 2.48Gb/s Quasi-Cyclic Low-Density Parity-Check (QC-LDPC) decoder implementation operating at 200MHz on the NI USRP-2953R, on a single FPGA. The high-level description of the entire massively-parallel decoder was translated to a Hardware Description Language (HDL), namely VHDL, using the algorithmic compiler in the National Instruments LabVIEW Communication System Design Suite (CSDS) in approximately 2 minutes. This implementation not only demonstrates the scalability of our decoder architecture but also, the rapid prototyping capability of the LabVIEW CSDS tools. As per our knowledge, at the time of writing this paper, this is the fastest implementation of a standard compliant QC-LDPC decoder on a USRP using an algorithmic compiler.

研究の動機と目的

• 10 Gb/sに達するデータレートを有する5G mm-waveシステムにおける高スルーレート・低レイテンシーチャネル符号化のニーズに対応する。
• 5G物理層要件に適した、スケーラブルで再構成可能かつ高性能なQC-LDPCデコーダーを設計する。
• 厳密な5Gスルーレートおよびレイテンシ制約を満たすために、高水準ツールを用いた複雑なデコーディングアルゴリズムの迅速なFPGAプロトタイピングを実証する。
• 標準のソフトウェア定義無線（SDR）プラットフォーム上で、レイヤードでアーキテクチャに配慮したQC-LDPCデコーダーのスケーラビリティおよび性能を検証する。

提案手法

• 高スルーレートを実現するため、ソフトウェアパイipel化されたコア設計を用いたレイヤードQC-LDPCデコーディングアルゴリズムを採用した。
• デコーディングアルゴリズムを高水準のグラフィカルデータフロー言語で記述するために、LabVIEW™コミュニケーションシステム設計スイート（CSDS™）を用いた。
• LabVIEW™のアルゴリズムコンパイラーを活用し、高水準記述から約2分で最適化されたVHDLを自動生成した。
• 1つのXilinx Kintex-7 (410t) FPGAに6つの並列デコーダーコアを配置することで、HDLレベルの変更なしに大規模並列処理を実現した。
• PCとFPGA間の効率的なデータ転送を実現するため、ホストからターゲットおよびターゲットからホストへのDMAを活用し、DRAMバッファリングとラウンドロビン方式のフレーム配分を実装した。
• 固定レイテンシ、ずらし処理をコア間で実装し、高スルーレートと低レイテンシを維持した。

実験結果

リサーチクエスチョン

• RQ1 高水準ツールを用いて、ソフトウェア定義無線（SDR）プラットフォーム上で大規模並列QC-LDPCデコーダーを効率的にプロトタイピングできるか？
• RQ2 自動HDL生成を用いた場合、1つのFPGA上で標準準拠のQC-LDPCデコーダーが達成可能な最大スルーレートは何か？
• RQ3 レイヤードQC-LDPCアーキテクチャにおいて、並列デコーダーコア数の増加に伴いリソース利用度はどのように変化するか？
• RQ4 LabVIEW™のアルゴリズムコンパイラーは、複雑な物理層アルゴリズムの迅速でスケーラブルかつ再構成可能なFPGA実装をどの程度可能にするか？

主な発見

• 2.48 Gb/sのピークスルーレートを、NI USRP-2953R搭載の単一のXilinx Kintex-7 (410t) FPGAで200 MHzクロック周波数で達成した。
• 並列処理に伴うリソース利用度の増加はわずかであった：スライス使用率は1コア時28％から6コア時97％に上昇したが、LUT、FF、BRAMの増加は最小限に抑えられた。
• 6コア設計のVHDL生成に要した時間はわずか2.08分であり、迅速なプロトタイピング能力を実証した。
• 2.48 Gb/sデコーダーのBER性能は理論的期待値と一致し、BER 1e-5における非符号化BPSKと比較して2.5 dBのゲインを示した。
• パイプライン化されたバージョンは、ベースライン（290 Mb/s）と比較して1.5倍のスルーレート（420 Mb/s）を達成したが、合計スライス使用率の増加はわずか2％にとどまった。
• 実装はスケーラブルかつ再構成可能であり、IEEE 802.11n、802.16e、DVBに準拠するさまざまなQC-LDPCコードをサポートしている。