[論文レビュー] A Clock Synchronizer for Repeaterless Low Swing On-Chip Links

Naveen Kadayinti, Maryam Shojaei Baghini+1 more|arXiv (Cornell University)|Oct 14, 2015

Advancements in PLL and VCO Technologies参考文献 9被引用数 3

ひとこと要約

この論文では、リピーターレス低スイングオンチップインターコネクト向けに、サンプリングクロックをアイセンターにロックするための位相検出器と、微調整用のアナログ電圧制御遅延を備えた遅延ロックループ（DLL）ベースのクロック同期器を提案する。130 nm CMOSでは1.3 Gbpsで1.4 mW、65 nm CMOSでは4 Gbpsで1.5 mWの消費電力であり、データはメソクロノススライザを用いて3サイクル以内に受信ドメインに転送される。

ABSTRACT

A clock synchronizing circuit for repeaterless low swing interconnects is presented in this paper. The circuit uses a delay locked loop (DLL) to generate multiple phases of the clock, of which the one closest to the center of the eye is picked by a phase detector loop. The picked phase is then further fine tuned by an analog voltage controlled delay to position the sampling clock at the center of the eye. A clock domain transfer circuit then transfers the sampled data to the receiver clock domain with a maximum latency of three clock cycles. The proposed synchronizer has been designed and fabricated in 130 nm UMC MM CMOS technology. The circuit consumes 1.4 mW from a 1.2 V supply at a data rate of 1.3 Gbps. Further, the proposed synchronizer has been designed and simulated in TSMC 65 nm CMOS technology. Post layout simulations show that the synchronizer consumes 1.5 mW from a 1 V supply, at a data rate of 4 Gbps in this technology.

研究の動機と目的

• リピーターレス低スイングオンチップインターコネクトでは、高インダクタンス遅延と位相ずれが生じるため、効果的なクロック同期が不十分であるという問題に対処すること。
• リピータを用いず、正確にアイセンターにサンプリングクロックを合わせることで、高速かつ低消費電力のデータ復元を実現すること。
• クロックドメイン間のデータ転送遅延を最小限に抑えるために、最大3サイクルの遅延を有するスライザを設計すること。
• クロックがアイセンターの位相から正確にπラジアンずれている場合に、位相検出器が誤ってロックするリスクを回避するため、収束の信頼性を高めること。

提案手法

• 遅延ロックループ（DLL）が複数のクロック位相を生成し、その中から位相検出器がアイセンターに最も近い位相を選択する。
• アナログ電圧制御遅延回路が選択された位相を微調整し、サンプリングクロックを正確にアイセンターに位置づける。
• アレクサンダー型位相検出器が1ビット期間ごとに3点でデータをサンプリングし、XORベースのUP/DN信号を用いてクロックとデータの位相差を検出する。
• チャージポンプが位相差信号を統合し、遅延ラインを制御することで、安定したロックを実現する負帰還ループを形成する。
• クロックドメイン転送回路が、最大3サイクルの遅延で、サンプリングされたデータを受信クロックドメインに同期する。
• 設計は130 nm UMC CMOSでプロトタイピングされ、性能検証のためTSMC 65 nm CMOSでシミュレーションが実施された。

実験結果

リサーチクエスチョン

• RQ1 リピータに依存せずに、リピーターレス低スイングオンチップインターコネクトでどのようにクロック同期を達成できるか？
• RQ2 プロセス変動やプロセスばらつきがあっても、アイセンターでの正確なサンプリングを保証するための技術は何か？
• RQ3 クロックがアイセンターの位相から正確にπラジアンずれている場合に、位相検出器が誤ってロックするリスクをどのように軽減できるか？
• RQ4 このようなリンク向けのメソクロノススライザにおいて、クロックドメイン間の最大データ転送遅延はどの程度か？
• RQ5 異なるプロセス技術において、提案手法の消費電力とデータレートの性能はどのように評価できるか？

主な発見

• 提案されたクロック同期器は、130 nm UMC CMOS技術で1.2 V電源で1.3 Gbpsで1.4 mWの消費電力を示した。
• レイアウト後シミュレーションでは、65 nm TSMC CMOS技術で1 V電源で4 Gbpsで1.5 mWの消費電力が得られた。
• データ活動度が50%でクロックがアイセンターから正確にπラジアンずれている場合、位相検出器は誤ったエッジに誤ってロックする可能性があるが、ノイズとデータのランダム性により、最終的には解消される。
• 初期ロック後に誤ロックが継続する可能性は低く、システム状態が正しくロックされた位相付近に安定する。
• クロックドメイン転送回路により、データは最大3サイクルで受信クロックドメインに転送される。
• この設計は、リピータを用いずに、高速かつ低消費電力の通信を実現するための低スイングインターコネクトを効果的に活用した。