[論文レビュー] A CMOS Spiking Neuron for Dense Memristor-Synapse Connectivity for Brain-Inspired Computing

Wu Xin, Vishal Saxena+1 more|arXiv (Cornell University)|Jun 2, 2015

Advanced Memory and Neural Computing参考文献 29被引用数 6

ひとこと要約

本論文では、脳にインspiredされた計算システムにおけるナノスケールメモリスタ接合と密に統合可能な、新規な180nm CMOSスパイク発火型漏れ積分・発火ニューロンを提示する。1つのオペアンプを用いた再構成可能アーキテクチャを活用することで、13µAの静止電流でオンラインスパイクタイミング依存可塑性（STDP）学習を実現し、1MΩの定格抵抗を有する10,000個のメモリスタ接合を模擬する状況で97%のパワー効率を達成する。

ABSTRACT

Neuromorphic systems that densely integrate CMOS spiking neurons and nano-scale memristor synapses open a new avenue of brain-inspired computing. Existing silicon neurons have molded neural biophysical dynamics but are incompatible with memristor synapses, or used extra training circuitry thus eliminating much of the density advantages gained by using memristors, or were energy inefficient. Here we describe a novel CMOS spiking leaky integrate-and-fire neuron circuit. Building on a reconfigurable architecture with a single opamp, the described neuron accommodates a large number of memristor synapses, and enables online spike timing dependent plasticity (STDP) learning with optimized power consumption. Simulation results of an 180nm CMOS design showed 97% power efficiency metric when realizing STDP learning in 10,000 memristor synapses with a nominal 1MΩ memristance, and only 13μA current consumption when integrating input spikes. Therefore, the described CMOS neuron contributes a generalized building block for large-scale brain-inspired neuromorphic systems.

研究の動機と目的

• ニューロモルフィックシステムにおける既存のシリコンニューロンとメモリスタベースのシナプスとの間の非適合性を解消すること。
• 高い統合密度を維持するための追加のトレーニング回路を不要にする。
• 大規模なメモリスタシナプス接続に適合するニューロン設計における低消費電力実現。
• コンactな再構成可能CMOSアーキテクチャ内でオンラインスパイクタイミング依存可塑性（STDP）学習を実現すること。
• 大規模な脳にインスパイアされたニューロモルフィック計算システムに適した一般化可能でスケーラブルな構築ブロックの開発。

提案手法

• 面積とパワーのオーバーヘッドを低減するため、1つのオペアンプに中心を置いた再構成可能アーキテクチャを採用する。
• メモリスタシナプスへの高密度接続を可能にするスパイク発火型漏れ積分（LIF）ニューロンモデルを設計する。
• 外部のトレーニングハードウェアを必要とせず、ニューロン回路内にオンラインSTDP学習を統合する。
• 統合中の低静止電流動作（13µA）を含む回路レベルの最適化により、パワー効率を向上させる。
• 実際のメモリスタ特性を想定した180nm CMOSプロセスでのシミュレーションにより、性能を検証する。
• 1つのコンactな設計でシナプス統合と可塑性学習の両方をサポートする統一された回路構造を実装する。

実験結果

リサーチクエスチョン

• RQ1 ナノスケールメモリスタシナプスと高い適合性を保ちつつ、低消費電力となるCMOSスパイクニューロンはどのように設計できるか？
• RQ2 追加のトレーニングハードウェアを必要とせずに、コンパクトなCMOSニューロン回路内にオンラインSTDP学習を効率的に埋め込むことは可能か？
• RQ3 1MΩの抵抗を有する10,000個のメモリスタシナプスと接続する場合、ニューロンの達成可能なパワー効率はどの程度か？
• RQ4 1つのオペアンプを用いた再構成可能アーキテクチャは、ニューロンとメモリスタシナプスのスケーラブルかつ密な統合をどの程度可能にするか？
• RQ5 本設計は、ニューロモルフィックシステムにおける既存のシリコンニューロンと比較して、パワー効率および面積の点でどの程度優れているか？

主な発見

• 提案されたCMOSニューロンは、1MΩの定格抵抗を有する10,000個のメモリスタシナプスを介してSTDP学習を実行する際、97%のパワー効率を達成した。
• 入力スパイク統合時における電流消費はわずか13µAであり、高いエネルギー効率を示した。
• 再構成可能で1つのオペアンプを用いたアーキテクチャは、メモリスタシナプスへの密な接続を可能にするとともに、面積およびパワーのオーバーヘッドを最小限に抑えた。
• 外部のトレーニング回路を必要とせず、ニューロン回路内にオンラインSTDP学習を成功裏に実装したため、システムのスケーラビリティが保たれた。
• 180nm CMOSでのシミュレーション結果により、大規模なニューロモルフィックシステムにおける設計の実現可能性と性能が確認された。
• 本ニューロンは、一般化可能で低消費電力な構築ブロックとして、大規模な脳にインスパイアされた計算システムの構築に適している。