[論文レビュー] A Combinational Multi-Kernel Decoder for Polar Codes

Hossein Rezaei, Nandana Rajatheva+1 more|arXiv (Cornell University)|Nov 16, 2022

Error Correcting Code Techniques被引用数 4

ひとこと要約

本稿では、混合2値（2×2）および3値（3×3）カーネルをサポートする組み合わせ的マルチカーネル逐次キャンセレーションデコーダを提案し、2の累乗を超える柔軟なブロック長を実現する。アーキテクチャは、1サイクルで全符号語をデコード可能な純粋な組み合わせ論理を用いることで、高いスループット（N=48のとき812.1 Mbps）を達成し、動的消費電力を低減するとともに、オンラインレート割り当ておよび任意のカーネル順序をサポートする。

ABSTRACT

Polar codes have been selected as the channel coding scheme for control channel in the fifth generation (5G) communication system thanks to their capacity achieving characteristics. However, the traditional polar codes support only codes constructed by binary (2x2) kernel which limits the code lengths to powers of 2. Multi-kernel polar codes are proposed to achieve flexible block length. In this paper, the first combinational decoder for multi-kernel polar codes based on successive cancellation algorithm is proposed. The proposed decoder can decode pure-binary and binary-ternary (3x3) mixed polar codes. The architecture is rate-flexible with the capability of online rate assignment and supports any kernel sequences. The FPGA implementation results reveal that for a code of length N = 48, the coded throughput of 812.1 Mbps can be achieved.

研究の動機と目的

• 従来の極性符号が2の累乗のブロック長に制限されるという問題を解消し、マルチカーネル構成を用いて柔軟な符号長を実現すること。
• 逐次論理ではなく組み合わせ論理を用いることで、マルチカーネル極性符号の高スループット・低消費電力デコーダを設計すること。
• オンラインレート割り当ておよび任意のカーネル順序（混合2値および3値カーネルを含む）をサポートし、システムの柔軟性を向上させること。
• 既存のマルチカーネルデコーダと比較して、より高い符号スループットと低いLUT使用量を実現しながら、低消費電力の維持を図ること。

提案手法

• デコーダは、1クロックサイクルで全符号語をデコード可能な完全な組み合わせ論理で実装された逐次キャンセレーション（SC）アルゴリズムを採用している。
• アーキテクチャは、純粋な2値および2値-3値の組み合わせを含む混合カーネル順序をサポートし、カーネル順序は実行時指定可能である。
• 面積および消費電力の最小化を図るため、再帰的およびフィードフォワード論理構造を採用し、比較器、加算器、減算器に基づく複雑さの分析を実施している。
• デコーダは5ビットのLLR量子化を採用し、Xilinx Vivado 2019.1を用いてVHDLで記述し、FPGA合成および配置配線を実施している。
• メモリ管理はLLRを格納するRAMブロックを用い、ターゲットクロック周波数を満たすためにレジスタの複製を実施している。
• XORゲート数の削減を図るため、サブデコーダの符号化回路を変更することで、LUT使用量の低減を最適化している。

実験結果

リサーチクエスチョン

• RQ1 混合2値および3値カーネルを有するマルチカーネル極性符号に対して、組み合わせ論理アーキテクチャが高スループットかつ低消費電力で実現可能か。
• RQ2 提案されたデコーダのスループットおよびリソース使用量は、既存の逐次的またはマルチインターフェースデコーダと比較してどの程度優れているか。
• RQ3 組み合わせ論理の使用が、高いクロック周波数とデコード遅延を維持したまま、動的消費電力をどの程度低減できるか。
• RQ4 オンラインレート割り当ては、スループットや面積効率を損なわずにマルチカーネル極性デコーダに効率的に統合可能か。

主な発見

• 提案されたデコーダは、N=48の符号長で812.1 Mbpsの符号スループットを達成し、先行の組み合わせ論理デコーダを88.5%上回っている。
• N=48の場合、母符号長N′=64を用いた短縮符号の組み合わせ論理デコーダと比較して、22.4%高いスループットを達成している。
• FPGA実装では、[17]と同等のデコーダと比較して、より柔軟なカーネル順序をサポートしているにもかかわらず、LUT使用量が29.3%少ない。
• 高クロック周波数でのタイミングクロージャを達成するため、レジスタの複製が必要となり、[17]と比較して5.8%多くのレジスタを使用している。
• デコーダの複雑さは約N log₂Nに比例し、N=48で812.1 Mbps、N=64で884.6 Mbpsのスループットを達成している。
• MK符号（PC(192,96)）の誤り訂正性能は、パuncturingおよび短縮化手法を上回っており、5ビットLLR解像度でも量子化損失は無視できる程度である。