[論文レビュー] A Fault Tolerance Improved Majority Voter for TMR System Architectures

Padmanabhan Balasubramanian, K. Sudhakara Prasad|arXiv (Cornell University)|May 12, 2016

Radiation Effects in Electronics参考文献 27被引用数 42

ひとこと要約

本稿では、ナノスケール技術における深刻な制限である、機能モジュールとボルター自身の同時故障に耐性を持つ、TMR（三重モジュラー再冗長）システム向けの新規フェイルセーフな多数決投票回路を提案する。提案手法は、既存の設計と比較して、故障耐性の向上、消費電力の低減、遅延の短縮、面積の縮小を達成しており、32/28nm CMOSプロセスを用いたシミュレーションで検証されている。

ABSTRACT

For digital system designs, triple modular redundancy (TMR), which is a 3-tuple version of N-modular redundancy is widely preferred for many mission-control and safety-critical applications. The TMR scheme involves two-times duplication of the simplex system hardware, with a majority voter ensuring correctness provided at least two out of three copies of the system remain operational. Thus the majority voter plays a pivotal role in ensuring the correct operation of the system. The fundamental assumption implicit in the TMR scheme is that the majority voter does not become faulty, which may not hold well for implementations based on latest technology nodes with dimensions of the order of just tens of nanometers. To overcome the drawbacks of the classical majority voter some new voter designs were put forward in the literature with the aim of enhancing the fault tolerance. However, these voter designs generally ensure the correct system operation in the presence of either a faulty function module or the faulty voter, considered only in isolation. Since multiple faults may no longer be excluded in the nanoelectronics regime, simultaneous fault occurrences on both the function module and the voter should be considered, and the fault tolerance of the voters have to be analyzed under such a scenario. In this context, this article proposes a new fault-tolerant majority voter which is found to be more robust to faults than the existing voters in the presence of faults occurring internally and/or externally to the voter. Moreover, the proposed voter features less power dissipation, delay, and area metrics based on the simulation results obtained by using a 32/28nm CMOS process.

研究の動機と目的

• ナノスケール技術のスケーリングに伴い深刻化する、機能モジュールと多数決投票回路の両方が同時に故障するリスクに対処すること。
• 従来の投票回路設計が故障の分離を仮定している（投票回路またはモジュールの故障のいずれかのみ）という制限を克服すること。
• 機能モジュールおよび投票回路の両方の内部的・外部的故障が同時に発生しても、システムの正しく動作を維持できる多数決投票アーキテクチャを開発すること。
• 提案された投票回路設計における、消費電力、伝播遅延、面積効率といった主要なハードウェア指標の改善を図ること。
• 32/28nm CMOSプロセス技術を用いたシミュレーションにより、提案手法の性能と故障耐性を検証すること。

提案手法

• 投票回路と機能モジュールの両方の故障を検出・耐容できるように、冗長性と誤り検出メカニズムを組み込んだ新しい多数決投票回路を設計する。
• 投票回路自体が故障している場合でも、3つの冗長モジュールからの誤った出力を特定できるように、故障検出論理を投票回路内に統合する。
• 二重パスまたは二重投票アーキテクチャを採用し、投票回路出力を相互に検証することで、投票回路由来の故障の発生確率を低減する。
• 面積、遅延、消費電力の最小化を図るため、CMOS回路最適化技術を適用する。
• 32/28nm CMOSプロセスを用いて、モジュールおよび投票回路における単一および複数の故障インジェクションシナリオを想定したシミュレーションを実施する。
• 定量的指標を用いて、提案手法の性能と故障耐性を、古典的および既存の改良型多数決投票回路設計と比較する。

実験結果

リサーチクエスチョン

• RQ1 機能モジュールと投票回路が同時に故障している状況下でも、提案手法の多数決投票回路はどのようにしてシステムの正しく動作を維持するか？
• RQ2 既存の投票回路設計と比較して、提案手法の投票回路は、同時発生する内部的および外部的故障に対してどの程度の故障耐性を有するか？
• RQ3 従来型および既存の改良型多数決投票回路と比較して、提案手法の投票回路は消費電力、遅延、面積をどの程度低減できるか？
• RQ4 投票回路のアーキテクチャは、冗長モジュールおよび投票回路自体の故障を検出・是正するためにどのように機能するか？
• RQ5 ナノスケールCMOS技術環境下における、提案手法の投票回路の性能と信頼性のトレードオフはどのようなものか？

主な発見

• 提案手法の多数決投票回路は、特に機能モジュールと投票回路の両方が同時に故障する状況下でも、既存の設計と比較して優れた故障耐性を示している。
• シミュレーション結果から、ベースラインおよび既存の投票回路設計と比較して、動的およびリーク電力の両方が顕著に低減されていることが確認された。
• 投票回路内の論理パスの最適化とトランジスタ数の削減により、伝播遅延が短縮され、全体のシステム応答時間が向上した。
• 効率的な回路合成と部品数の削減に起因し、従来の実装と比較して面積が小さくなった。
• ストップアット故障や一時的故障を含む複数の故障状態下でも、正しく出力が維持されることを確認し、ナノスケール環境下での耐障害性が裏付けられた。
• 32/28nm CMOSプロセスに基づくシミュレーション結果から、提案手法の投票回路が、消費電力、遅延、面積、故障耐性というすべての主要指標で、既存のソリューションを上回ることが確認された。