[論文レビュー] A Framework for High-throughput Sequence Alignment using Real Processing-in-Memory Systems

Safaa Diab, Amir Nassereldine+4 more|arXiv (Cornell University)|Aug 2, 2022

Genomics and Phylogenetic Studies被引用数 4

ひとこと要約

本稿では、実際の処理内メモリ（PIM）ハードウェア、特にUPMEMシステムを活用して、高スループットなペアワイズ配列アラインメントを高速化するためのフレームワーク「メモリ内アラインメント（AIM）」を提案する。メモリモジュール内に統合されたDPUを用いてアラインメント計算を直接メモリで実行することで、AIMは大規模なCPUシステムと比較して最大6.15倍の高速化を達成し、PIMがバイオインフォマティクスワークロードにおけるメモリ帯域幅のボトルネックを克服する可能性を示している。

ABSTRACT

Sequence alignment is a memory bound computation whose performance in modern systems is limited by the memory bandwidth bottleneck. Processing-in-memory architectures alleviate this bottleneck by providing the memory with computing competencies. We propose Alignment-in-Memory (AIM), a framework for high-throughput sequence alignment using processing-in-memory, and evaluate it on UPMEM, the first publicly-available general-purpose programmable processing-in-memory system. Our evaluation shows that a real processing-in-memory system can substantially outperform server-grade multi-threaded CPU systems running at full-scale when performing sequence alignment for a variety of algorithms, read lengths, and edit distance thresholds. We hope that our findings inspire more work on creating and accelerating bioinformatics algorithms for such real processing-in-memory systems. Our code is available at https://github.com/safaad/aim.

研究の動機と目的

• 実際の処理内メモリ（PIM）システムが配列アラインメントの高速化に適しているか、その実現可能性と性能を評価すること。
• 動的計画法に基づく配列アラインメントアルゴリズムにおけるメモリ帯域幅のボトルネックを、計算をデータと同一場所に配置することによって解消すること。
• プログラマブルなPIMハードウェア上で複数のアラインメントアルゴリズムとメモリ階層最適化をサポートする柔軟なフレームワークを設計すること。
• PIMシステムが、配列アラインメントワークロードにおけるスループットにおいて、ハイエンドCPUシステムを上回ることを実証すること。

提案手法

• フレームワーク名は「メモリ内アラインメント（AIM）」であり、UPMEM PIMシステムの複数のメモリモジュールに渡って配列ペアをディスpatchし、各ペアをメモリ内に配置されたローカルDPUコアでアラインメントする。
• AIMは5つのアラインメントアルゴリズム（ニールマン＝ウォルシュ（NW）、スミス＝ウォーターマン＝ゴトウ（SWG）、GenASM、波面アルゴリズム（WFA）、WFAアダプティブ）をサポートしており、それぞれ2つの実装形態を持つ。
• 2つのメモリ管理戦略を採用：1つはオンチップWRAMのみを用いるもの、もう1つはWRAMとオフチップMRAMの両方を用いるもので、データアクセスパターンとメモリ消費量に応じて最適化される。
• 各メモリモジュールにおけるDPUスレッドの最適数を自動的に特定し、リソースの利用率を最大化するとともに遅延を最小限に抑える。
• UPMEMPのアーキテクチャ（一般用途DPUとDRAMアレイを1チップに統合）を活用し、データに近い場所で計算を実行できる。
• 読み取り長、編集距離の閾値、アルゴリズムのバリエーションを変化させた上で、性能とスケーラビリティを評価する。

実験結果

リサーチクエスチョン

• RQ1 UPMEMPのような実際の処理内メモリシステムは、従来のCPUベースのシステムに比べて、高スループットな配列アラインメントにおいて優れていると言えるか？
• RQ2 メモリ階層管理戦略（WRAMオンリー対WRAM＋MRAM）が、さまざまな読み取り長と編集距離において性能に与える影響は何か？
• RQ3 アルゴリズムの選択とメモリアクセスパターンが、PIMベースの配列アラインメントの性能に与える影響は何か？
• RQ4 PIMアーキテクチャは、動的計画法に基づくアラインメントにおいて、メモリ帯域幅のボトルネックをどの程度軽減できるか？

主な発見

• 1台のUPMEMシステムで動作するAIMは、5%の編集距離と1,0００文字の読み取り長を持つWFAに対して、デュアルソケットのサーバーレベルCPUシステムと比較して最大6.15倍の高速化を達成した。
• 短い読み取り長と低い編集距離（1%）の場合、WFAとWFAアダプティブのWRAMオンリー実装は、それぞれ最大1.17倍および1.12倍の高速化を達成した。これは遅延が低いためである。
• 長い読み取り長と高い編集距離（5%）の場合、WFAのWRAM＋MRAM実装は最大6.15倍の高速化を達成した。これは、より高いメモリ消費量とスレッド数を効果的にサポートできるためである。
• GenASMアルゴリズムはWRAMオンリー実装で最大2.76倍の高速化を達成した。これは、高いスレッド利用率のおかげである。
• 編集距離が高くなるにつれて、WRAMオンリーとWRAM＋MRAM実装の性能差は拡大し、特にWFAのようなメモリ集約的アルゴリズムで顕著であった。
• 全体として、AIMは、現在の世代のハードウェアでも、PIMベースのシステムがCPUベースのシステムをスループット面で顕著に上回ることを示している。