[論文レビュー] A High Speed Integrated Quantum Random Number Generator with on-Chip Real-Time Randomness Extraction

Francesco Regazzoni, Emna Amri+4 more|arXiv (Cornell University)|Feb 11, 2021

Neural Networks and Reservoir Computing被引用数 12

ひとこと要約

本論文は、DCバイアスをかけたLEDで照らされた16,384個のCMOS単一光子増幅ダイオード（SPAD）からなる並列アレイを用いて、標準CMOSプロセスで作製された最初の統合型量子乱数生成器（QRNG）を提示する。チップは、共同集積された論理回路によるオンチップリアルタイム乱雑性抽出を介して400 Mbit/sのスループットを達成し、低消費電力（499 mW）および高いエネルギー効率（1.25 nJ/bit）で量子起源のエントロピーを提供する。これにより、IoTおよびサイバーフィジカルシステム向けにスケーラブルで安全かつ低消費電力なTRNGの実現が可能になる。

ABSTRACT

The security of electronic devices has become a key requisite for the rapidly-expanding pervasive and hyper-connected world. Robust security protocols ensuring secure communication, device's resilience to attacks, authentication control and users privacy need to be implemented. Random Number Generators (RNGs) are the fundamental primitive in most secure protocols but, often, also the weakest one. Establishing security in billions of devices requires high quality random data generated at a sufficiently high throughput. On the other hand, the RNG should exhibit a high integration level with on-chip extraction to remove, in real time, potential imperfections. We present the first integrated Quantum RNG (QRNG) in a standard CMOS technology node. The QRNG is based on a parallel array of independent Single-Photon Avalanche Diodes (SPADs), homogeneously illuminated by a DC-biased LED, and co-integrated logic circuits for postprocessing. We describe the randomness generation process and we prove the quantum origin of entropy. We show that co-integration of combinational logic, even of high complexity, does not affect the quality of randomness. Our CMOS QRNG can reach up to 400 Mbit/s throughput with low power consumption. Thanks to the use of standard CMOS technology and a modular architecture, our QRNG is suitable for a highly scalable solution.

研究の動機と目的

• 普及型コンピューティングおよびIoT環境における、高スループット、低消費電力、かつ安全な乱数生成の重要なニーズに対応する。
• 古典的TRNGの脆弱性を克服するため、内在的な量子乱雑性を活用して、クローン不能なセキュリティを確保する。
• 外部の後処理を排除し、攻撃表面を低減するため、オンチップでのエントロピー抽出を備えた、完全に統合されたスケーラブルなQRNGアーキテクチャを、標準CMOS技術で開発する。
• 物理的モデリングとオンチップ抽出を用いて、古典的ノイズおよびハードウェアの不具合に対しても、乱雑性が量子起源であり、かつ頑健であることを保証する。
• 複雑なデジタル後処理が量子乱雑性の品質を低下させないことを実証し、セキュリティを損なわず高統合化を実現する。

提案手法

• DCバイアスをかけたLEDで照らされた、16,384個の独立して動作するCMOS SPADの並列アレイを、量子エントロピー源として採用し、光子検出イベントを生成する。
• システムを透過率ηを有する損失のある光チャネルとしてモデル化し、光子の到着時刻はポisson分布に従い、少なくとも1つの光子が検出された場合にSPADが出力する信号は'1'、それ以外は'0'とする。
• ベクトル行列積に基づく2種類のオンチップ乱雑性抽出器を実装する：事前に生成されたハードコードされた行列を用いる固定抽出器（A）と、柔軟な応用ニーズに対応可能な設定可能な抽出器（B）。
• エントロピー源と抽出器を1枚のCMOSチップ上に共同集積することで、リアルタイムでのオンチップ乱雑性抽出を実現し、遅延とサイドチャネル露出を最小限に抑える。
• 物理的モデリングを用いて量子エントロピーを定量化し、古典的ノイズおよびハードウェアの不具合が量子起源の乱雑性に影響を与えないことを保証する。
• 標準化された統計的検定（NIST、DIEHARDなど）を、生データおよび抽出済みデータに対して実施し、乱雑性基準を満たしていることを確認する。

実験結果

リサーチクエスチョン

• RQ1 標準CMOSプロセスで、オンチップリアルタイム乱雑性抽出を備えた完全に統合されたQRNGを実現できるか？
• RQ2 SPADベースのエントロピー源と複雑なデジタル論理回路を共同集積することで、量子乱雑性の品質が低下するか？
• RQ3 提案されたアーキテクチャは、高スループット（≥400 Mbit/s）かつ低ビットあたりエネルギーを維持しながら、量子起源のエントロピーを達成できるか？
• RQ4 古典的ノイズおよびハードウェアの不具合が存在する中で、オンチップ抽出器が乱雑性の量子的性質をどの程度保持できるか？
• RQ5 SPAD、LED、およびデジタル論理回路を、最小限の面積および消費電力オーバーヘッドで1チップに統合することは可能か？IoTおよび埋め込みシステムにおけるスケーラブルな展開に適しているか？

主な発見

• 製造されたCMOS QRNGは、最大400 Mbit/sのスループットを達成し、エネルギー効率は1.25 nJ/bitであり、既存の多数のCMOSベースTRNGを大きく上回る性能を示した。
• 3.3 Vの電源電圧で499 mWの消費電力にとどまり、低消費電力のポータブルおよび埋め込み応用に適している。
• 抽出済みデータ500 Mbitに対して実施した統計的検定（NIST、DIEHARD）の結果、完全に適合しており、p値は一様分布に従い、全テストで失敗は認められなかった。
• SPADアレイからの生データは、NISTテスト全般に合格しており（例：線形複雑度で988/1000、シリアルテストで994/1000）、抽出前の高品質なエントロピーを示している。
• オンチップ抽出器（AおよびB）は、生データから量子乱雑性を効果的に抽出でき、両方の抽出器が統計的検定全般に合格した。これにより、抽出論理の有効性が裏付けられた。
• マクロ写真では10 × 4.5 mm²のチップ面積を示しており、先端CMOSノードへの移行により、SPADの性能指標を維持したまま顕著な面積削減が可能である。