[論文レビュー] A High-Throughput Energy-Efficient Implementation of Successive-Cancellation Decoder for Polar Codes Using Combinational Logic

Onur Dizdar, Erdal Arıkan|arXiv (Cornell University)|Dec 11, 2014

Error Correcting Code Techniques被引用数 9

ひとこと要約

本稿では、組み合わせ論理を用いた高スループットでエネルギー効率の良い、逐次取消（SC）デコーダを提案する。低周波数クロックで動作させることで動的消費電力を低減しつつ、並列処理を活用する。主な貢献は、長block長に対して高スループットと低複雑性を維持するため、組み合わせ論理と順序論理を組み合わせたハイブリッド論理アーキテクチャの導入である。90 nm CMOSプロセスで190 mWの消費電力で最大2.5 Gb/sのスループットを達成した。

ABSTRACT

This paper proposes a high-throughput energy-efficient Successive Cancellation (SC) decoder architecture for polar codes based on combinational logic. The proposed combinational architecture operates at relatively low clock frequencies compared to sequential circuits, but takes advantage of the high degree of parallelism inherent in such architectures to provide a favorable tradeoff between throughput and energy efficiency at short to medium block lengths. At longer block lengths, the paper proposes a hybrid-logic SC decoder that combines the advantageous aspects of the combinational decoder with the low-complexity nature of sequential-logic decoders. Performance characteristics on ASIC and FPGA are presented with a detailed power consumption analysis for combinational decoders. Finally, the paper presents an analysis of the complexity and delay of combinational decoders, and of the throughput gains obtained by hybrid-logic decoders with respect to purely synchronous architectures.

研究の動機と目的

• 従来の同期SCデコーダが直列的決定と高周波数クロック要件によって制限されるスループットのボトルネックを解消すること。
• 短〜中程度のblock長に適した、低消費電力で高スループットなSCデコーダアーキテクチャを、組み合わせ論理を用いて設計すること。
• 組み合わせ論理と順序論理の段階を組み合わせたハイブリッド論理アーキテクチャを導入することで、長block長への適用可能性を拡大すること。
• 高いハードウェア複雑性を示す既存のパイプライン化またはアンロールドSCデコーダに対する、柔軟でエネルギー効率の良い代替手段を提供すること。
• 組み合わせ論理とハイブリッド論理SCデコーダ実装における、消費電力、遅延、スループットのトレードオフを分析すること。

提案手法

• 組み合わせ論理SCデコーダは、完全に並列な論理を用いて1つの長いクロックサイクル内ですべてのデコーディング処理を実行し、低周波数クロックによる動的消費電力の低減を実現する。
• 木構造の組み合わせ論理ブロックを用いて、すべてのLLR（対数尤度比）演算を並列に計算することで、1コドワードあたりの遅延を最小限に抑える。
• ハイブリッド論理デコーダは、順序論理段階のアクセラレータとして組み合わせ論理段階を活用し、全体のデコーディング遅延を短縮し、スループットを向上させる。
• パイプライン処理を組み合わせ論理アーキテクチャに適用することで、スループットを向上させるが、消費電力と面積が増加する。これにより、性能と効率のトレードオフを実現できる。
• 極化符号の再帰的構造に着目し、特にレート0またはレート1の符号などの自明なデコーディングケースを特定することで、構成符号における計算量を削減する。
• ASICおよびFPGAの実装を用いて性能を評価し、詳細な消費電力分析と、半並列および完全同期設計とのスループット比較を実施。

実験結果

リサーチクエスチョン

• RQ1 低周波数クロックで動作させることで、従来の同期SCデコーダよりも高いエネルギー効率を達成できるか？
• RQ2 短〜中程度のblock長に対して、完全に組み合わせ論理に基づくSCデコーダアーキテクチャが達成可能な最大スループットは何か？
• RQ3 過度なハードウェア複雑性を伴わずに、組み合わせ論理デコーダを長block長に拡張する方法は何か？
• RQ4 ハイブリッド論理SCデコーダは、完全に半並列または同期設計と比較して、どの程度のスループット向上を達成できるか？
• RQ5 組み合わせ論理デコーダの消費電力はblock長に応じてどのように変化するか？また、既存の実装と比較してエネルギー効率はどの程度か？

主な発見

• 組み合わせ論理SCデコーダは、90 nm CMOSプロセスでSNRに依存せずに190 mWの消費電力で約2.5 Gb/sのスループットを達成した。
• block長 $N = 2^4$ の場合、半並列アーキテクチャ比で最大2.23倍のスループット向上が達成され、$N$ が大きくなるにつれて向上が顕著になる。
• ハイブリッド論理デコーダは、$N = 2^{10}$ の場合に501 Mb/sのスループットを達成し、半並列デコーダ比で5.9倍の向上を示した。これは、大規模block長での顕著な改善を示している。
• 組み合わせ論理アーキテクチャは、低周波数クロックで動作することで動的消費電力を低減し、高い並列性にもかかわらず、極めてエネルギー効率の良い設計である。
• 組み合わせ論理デコーダにパイプライン処理を適用することでスループットが向上するが、その代わりに消費電力と面積が増加する。これにより、性能と効率の調整が可能になる。
• 遅延および複雑性に関する解析式は、シントランス合成後の結果とよく一致しており、設計モデルの妥当性が検証され、性能の正確な予測が可能になった。