[論文レビュー] A High-Throughput Multi-Mode LDPC Decoder for 5G NR

Sina Pourjabar, Gwan Choi|arXiv (Cornell University)|Feb 25, 2021

Error Correcting Code Techniques参考文献 15被引用数 4

ひとこと要約

本稿では、洪水スケジューリングを用いた部分並列アーキテクチャを採用し、5G NR用の高スループットでマルチモードのLDPCデコーダを提示する。コードレートおよび長さは最大のリフトサイズ96まで対応する。リフトサイズが小さい場合（Z ≤ 48およびZ ≤ 24）に並列性を動的に増加させることでピークスループットを維持し、28 nm CMOSプロセスで13.46 Gbpsのスループットを達成。面積は1.03 mm²、消費電力は229 mW。

ABSTRACT

This paper presents a partially parallel low-density parity-check (LDPC) decoder designed for the 5G New Radio (NR) standard. The design is using a multi-block parallel architecture with a flooding schedule. The decoder can support any code rates and code lengths up to the lifting size Zmax= 96. To compensate for the dropped throughput associated with the smaller Z values, the design can double and quadruple its parallelism when lifting sizes Z<= 48 and Z<= 24 are selected respectively. Therefore, the decoder can process up to eight frames and restore the throughput to the maximum. To simplify the design's architecture, a new variable node for decoding the extended parity bits present in the lower code rates is proposed. The FPGA implementation of the decoder results in a throughput of 2.1 Gbps decoding the 11/12 code rate. Additionally, the synthesized decoder using the 28 nm TSMC technology, achieves a maximum clock frequency of 526 MHz and a throughput of 13.46 Gbps. The core decoder occupies 1.03 mm2, and the power consumption is 229 mW.

研究の動機と目的

• 5Gニューロジック（NR）システムにおける高スループットで柔軟なLDPCデコーディングのニーズに対応する。
• 最大リフトサイズ96まで対応する可変コードレートおよびコード長をサポートする。
• 特にスループットが低下しがちな低レートコードにおいても、高いスループットを維持する。
• 低レートコードにおける拡張パリティビットの処理に特化した新規変数ノードを導入し、デコーダアーキテクチャを簡素化する。
• 最小限の面積および消費電力オーバーヘッドで、FPGAおよびASIC実装においても高い性能を達成する。

提案手法

• 面積とスループットのバランスを図るために、洪水スケジューリングを用いた部分並列アーキテクチャを採用する。
• 動的並列性を実装：リフトサイズがZ ≤ 48の場合は並列性を2倍、Z ≤ 24の場合は4倍とし、小さなリフトサイズでのスループット低下を補償する。
• 低レートコードにおける拡張パリティビットの効率的デコードを可能にする新規変数ノード構造を導入し、アーキテクチャの複雑さを低減する。
• 複数のプロセッシングユニットに計算を分散させるマルチブロック並列設計を採用し、スループットのスケーリングを向上させる。
• 28 nm TSMCプロセス向けに合成を最適化し、高いクロック周波数と低い消費電力を達成する。
• FPGAプロトタイピングおよびASIC合成による性能検証を実施し、スループット、面積、消費電力の指標に注目する。

実験結果

リサーチクエスチョン

• RQ1 5G NRコードレートのすべてにおいて、特に拡張パリティビットを有する低レートコードにおいて、どのように高スループットを維持できるか？
• RQ2 小さなリフトサイズでのスループット低下を補償するため、並列性を動的にスケーリングするアーキテクチャ技術は何か？
• RQ3 低レートコードにおける拡張パリティビットの処理の複雑さを、デコーディング性能を損なわずにどのように低減できるか？
• RQ4 28 nm CMOSプロセス技術における高スループットLDPCデコーダの実現可能なスループット、面積、消費電力効率は何か？
• RQ5 単一のマルチモードデコーダ設計が、最小限の面積および消費電力オーバーヘッドで、5G NRのすべてのコードレートおよび長さを効果的にサポートできるか？

主な発見

• FPGA実装では、11/12コードレートをデコードする際、2.1 Gbpsのスループットを達成した。
• 28 nm TSMCプロセスにおけるASIC合成では、最大クロック周波数526 MHz、ピークスループット13.46 Gbpsを達成した。
• コアデコーダはわずか1.03 mm²の面積を占め、高い面積効率を示した。
• ピーク動作時の消費電力は229 mWと測定され、高スループット動作においても低い消費電力効率を示した。
• 動的並列性機構により、リフトサイズが小さい場合（Z ≤ 48およびZ ≤ 24）にそれぞれ並列性を2倍および4倍することで、ピークスループットが効果的に回復した。
• 拡張パリティビット用に提案された変数ノードは、アーキテクチャを簡素化し、低レートデコードモードにおけるハードウェア複雑さを低減した。