[論文レビュー] A New Design for Array Multiplier with Trade off in Power and Area

N. Ravi, A. Satish+2 more|arXiv (Cornell University)|Nov 30, 2011

Low-power high-performance VLSI design参考文献 4被引用数 9

ひとこと要約

本稿では、最終段のラッピングキャリー加算器を排除し、キャリービットを直接次の桁の入力にフィードバックすることで、トランジスタ数を削減し、効率を向上させる、新規の低消費電力・低面積のアレイ乗算器を提案する。16-TフルアダーとTSMC 0.18nmプロセスを用いることで、従来のアレイ乗算器と比較して13.91%の低消費電力、34.09%の高速化、59.91%のエネルギー消費低減を達成した。

ABSTRACT

In this paper a low power and low area array multiplier with carry save adder is proposed. The proposed adder eliminates the final addition stage of the multiplier than the conventional parallel array multiplier. The conventional and proposed multiplier both are synthesized with 16-T full adder. Among Transmission Gate, Transmission Function Adder, 14-T, 16-T full adder shows energy efficiency. In the proposed 4x4 multiplier to add carry bits with out using Ripple Carry Adder (RCA) in the final stage, the carries given to the input of the next left column input. Due to this the proposed multiplier shows 56 less transistor count, then cause trade off in power and area. The proposed multiplier has shown 13.91% less power, 34.09% more speed and 59.91% less energy consumption for TSMC 0.18nm technology at a supply voltage 2.0V than the conventional multiplier.

研究の動機と目的

• デジタル信号処理および組み込みシステムで使用されるアレイ乗算器の消費電力と面積を低減すること。
• 従来のアレイ乗算器における最終段のラッピングキャリー加算器の非効率性に起因する遅延増加と消費電力増加を是正すること。
• 提案された乗算器アーキテクチャに統合可能なエネルギー効率の良いフルアダー設計（例：16-T、14-T、トランスミッションゲート）を検討すること。
• 最終段のキャリープロパゲーション機構を再構成することで、消費電力、面積、性能のトレードオフを実現すること。
• 標準CMOSプロセスを用いて、従来のアレイ乗算器設計と比較して顕著なエネルギー効率と速度の向上を実証すること。

提案手法

• 従来の最終ラッピングキャリー加算器を回避し、キャリービット出力を直接次の上位桁の入力にフィードバックする、修正されたアレイ乗算器アーキテクチャを提案する。
• 全部分積の加算に、テスト済みのアダーバイアスタイプの中でエネルギー効率に優れる16-Tフルアダーをコア部品として採用する。
• 最後の桁のキャリーチェーンを次の桁の入力に再利用することで、別個の最終加算段階の必要性を排除し、ハードウェアの複雑さを低減する。
• 供給電圧2.0VでTSMC 0.18nm CMOSプロセスを用い、従来型と提案型の両方の乗算器を合成し、性能比較を実施する。
• 4x4以上の大規模乗算器構成を対象に、消費電力、遅延、エネルギー消費、トランジスタ数といった指標を用いて性能を評価する。
• 16-T、14-T、トランスミッションゲート、トランスミッション関数などの複数のフルアダー設計を比較し、提案アーキテクチャに最適なエネルギー効率の高い構成を同定する。

実験結果

リサーチクエスチョン

• RQ1 従来のアレイ乗算器の最終加算段階をどのように再構築すれば、遅延を増加させることなく消費電力と面積を低減できるか？
• RQ2 ラッピングキャリー加算器を修正されたキャリーフォワード機構に置き換えることで、消費電力、速度、トランジスタ数にどのような影響が生じるか？
• RQ3 提案された乗算器アーキテクチャにおいて、16-T、14-T、トランスミッションゲート、トランスミッション関数のうち、どのフルアダー設計が最も高いエネルギー効率を示すか？
• RQ4 提案されたアーキテクチャは、従来のアレイ乗算器と比較して、エネルギー消費をどの程度低減し、速度をどの程度向上させるか？
• RQ5 アレイ乗算器の最終段のアーキテクチャ的改造により、消費電力、面積、性能のトレードオフを効果的に達成できるか？

主な発見

• 提案された乗算器は、最終ラッピングキャリー加算器段階の排除により、従来のアレイ乗算器と比較してトランジスタ数を56個削減した。
• TSMC 0.18nmプロセス、供給電圧2.0V条件下で、提案設計は従来設計と比較して13.91%低い消費電力となった。
• 提案された乗算器は、最適化されたキャリーハンドリングによるクリティカルパス遅延の低減により、従来設計と比較して34.09%の高速化を達成した。
• エネルギー消費は、従来設計と比較して提案設計で59.91%低減され、優れたエネルギー効率を示した。
• テスト済みのフルアダー種別の中で、16-Tフルアダーが最も高いエネルギー効率を示し、提案アーキテクチャのコア部品として選定された。
• 各桁のキャリービットが直接次の上位桁の入力にフィードバックされるため、別個の最終加算器の必要性が排除され、アーキテクチャが簡素化された。