[論文レビュー] A New Dual-Material Double-Gate (DMDG) Nanoscale SOI MOSFET - Two-dimensional Analytical Modeling and Simulation

G. Venkateshwar Reddy, M. Jagadesh Kumar|arXiv (Cornell University)|Aug 18, 2010

Advancements in Semiconductor Devices and Circuit Design参考文献 14被引用数 5

ひとこと要約

本論文は、短チャネル効果を抑制するための二重材料フロントゲートを備えた、新規のデュアルマテリアルデュアルゲート（DMDG）シリコンオブインシュレーター（SOI）MOSFETを提案する。表面ポテンシャルプロファイルに段差を導入することで、ドレインポテンシャルを効果的にスクリーニングし、ドレイン誘起ポテンシャル障壁低下（DIBL）を低減するとともに、従来のDG SOI MOSFETと比較して、トランスコンダクタンスの増加とドレインコンダクタンスの低減により、性能が向上する。

ABSTRACT

In this paper, we present the unique features exhibited by modified asymmetrical Double Gate (DG) silicon on insulator (SOI) MOSFET. The proposed structure is similar to that of the asymmetrical DG SOI MOSFET with the exception that the front gate consists of two materials. The resulting modified structure, Dual Material Double Gate (DMDG) SOI MOSFET, exhibits significantly reduced short channel effects when compared with the DG SOI MOSFET. Short channel effects in this structure have been studied by developing an analytical model. The model includes the calculation of the surface potential, electric field, threshold voltage and drain induced barrier lowering. A model for the drain current, transconductance, drain conductance and voltage gain is also discussed. It is seen that short channel effects in this structure are suppressed because of the perceivable step in the surface potential profile, which screens the drain potential. We further demonstrate that the proposed DMDG structure provides a simultaneous increase in the transconductance and a decrease in the drain conductance when compared with the DG structure. The results predicted by the model are compared with those obtained by two-dimensional simulation to verify the accuracy of the proposed analytical model.

研究の動機と目的

• ナノスケールSOI MOSFETにおける短チャネル効果の持続的課題に取り組み、デバイス性能とスケーラビリティの低下を是正すること。
• デュアルマテリアルゲート構造を導入することで、デュアルゲートSOI構造における電界制御を向上させること。
• 表面ポテンシャル、電界、しきい値電圧などの主要デバイス特性を対象とする2次元解析モデルを構築すること。
• 従来のDG SOI MOSFETと比較して、特にトランスコンダクタンスの増加とドレインコンダクタンスの低減といった、向上した性能指標を実証すること。
• 解析モデルの正確性と信頼性を検証するため、2次元数値シミュレーションと照合すること。

提案手法

• シリコンボディにおけるポアソン方程式に基づく2次元解析モデルを構築し、二重材料ゲートの影響を受ける表面ポテンシャルを解明した。
• シリコン-酸化物界面およびゲート-酸化物接合における境界条件を組み込み、ポテンシャル分布を正確にモデル化した。
• 導出されたポテンシャルプロファイルを用いて、しきい値電圧とドレイン誘起ポテンシャル障壁低下（DIBL）を計算し、短チャネル効果を定量化した。
• 解析的ポテンシャル解を基に、ドレイン電流、トランスコンダクタンス、ドレインコンダクタンス、電圧利得の式を導出した。
• 解析結果の正確性と信頼性を確認するため、2次元数値シミュレーションと照合した。
• フロントゲートに段階的仕様関数プロファイルを用いて、ドレイン影響を遮断するポテンシャル障壁を形成した。

実験結果

リサーチクエスチョン

• RQ1 デュアルゲートSOI MOSFETに二重材料ゲートを導入することで、短チャネル効果の抑制にどのような影響を与えるか？
• RQ2 二重材料ゲート構造が表面ポテンシャルプロファイルに与える影響と、ドレインポテンシャルのスクリーニングにおける役割は何か？
• RQ3 従来のDG SOI MOSFETと比較して、DMDG構造はトランスコンダクタンスをどの程度向上させ、ドレインコンダクタンスをどの程度低減するか？
• RQ4 2次元解析モデルは、しきい値電圧やDIBLといった主要デバイスパラメータをどの程度正確に予測できるか？
• RQ5 二重材料ゲートにおける仕様関数の差異と、それに伴う電界ポテンシャル調製の関係は何か？

主な発見

• DMDG SOI MOSFETは、ドレインポテンシャルのスクリーニングを高める表面ポテンシャルプロファイルの顕著な段差のおかげで、短チャネル効果が顕著に低減している。
• 解析モデルはデバイス挙動を正確に予測しており、2次元数値シミュレーションの結果と密接に一致している。
• DMDG構造は、従来のDG SOI MOSFETと比較して、同時にトランスコンダクタンスの増加とドレインコンダクタンスの低減を達成している。
• ドレイン誘起ポテンシャル障壁低下（DIBL）はDMDG構造で効果的に抑制されており、より優れた電界制御が実現している。
• 二重材料ゲート構成のおかげで、しきい値電圧はより安定的であり、ゲート長の変動に対して感受性が低い。
• 提案された解析モデルは、スケーラビリティと性能が向上した高機能ナノスケールSOI MOSFETの設計に信頼できるフレームワークを提供する。