[論文レビュー] A Novel Interconnect Camouflaging Technique using Transistor Threshold Voltage

Jae-Won Jang, Swaroop Ghosh|arXiv (Cornell University)|May 7, 2017

Physical Unclonable Functions (PUFs) and Hardware Security参考文献 12被引用数 3

ひとこと要約

本論文は、トランジスタのしきい値電圧を用いて接続回路の接続関係を隠蔽する、新規なインターコネクトキャンマリング技術を提案する。これにより、リバースエンジニアリングを極めて困難にする。しきい値電圧で定義されるパストランジスタマルチプレクサ（mux）を採用することで、最小限の面積、遅延、消費電力のオーバーヘッドで高いセキュリティを実現し、リバースエンジニアリングの作業量を最大33％まで削減する。同時に、通常動作および信頼性を維持する。

ABSTRACT

Semiconductor supply chain is increasingly getting exposed to variety of security attacks such as Trojan insertion, cloning, counterfeiting, reverse engineering (RE) and piracy of Intellectual Property (IP) due to involvement of untrusted parties. Camouflaging of gates has been proposed to hide the functionality of gates. However, gate camouflaging is associated with significant area, power and delay overhead. In this paper, we propose camouflaging of interconnects using multiplexers (muxes) to protect the IP. A transistor threshold voltage-defined pass transistor mux is proposed to prevent its reverse engineering since transistor threshold voltage is opaque to the adversary. The proposed mux with more than one input, hides the original connectivity of the net. The camouflaged design operates at nominal voltage and obeys conventional reliability limits. A small fraction of nets can be camouflaged to increase the RE effort extremely high while keeping the overhead low. We propose controllability, observability and random net selection strategy for camouflaging. Simulation results indicate 15-33% area, 25-44% delay and 14-29% power overhead when 5-15% nets are camouflaged using the proposed 2:1 mux. By increasing the mux size to 4:1, 8:1, and 16:1, the RE effort can be further improved with small area, delay, and power penalty.

研究の動機と目的

• 信頼できない半導体サプライチェーンにおけるIPの違法使用、偽造、リバースエンジニアリングの増加する脅威に対処する。
• ゲートレベルのキャンマリングには高コストの面積、消費電力、遅延のオーバーヘッドが生じるという限界を克服する。
• 回路の機能および信頼性を保持しつつ、低オーバーヘッドのインターコネクトキャンマリング手法を開発する。
• リバースエンジニアリングに必要な作業量を増加させることで、知的財産の効果的保護を可能にする。
• 標準的な設計フローと互換性を持つように、通常電圧で動作し、従来の信頼性制限に従う。

提案手法

• インターコネクトをキャンマリングするための、トランジスタのしきい値電圧で定義されるパストランジスタマルチプレクサ（mux）を提案する。
• 1つ以上の入力を有するマルチプレクサを用いて、敵対者に対して元のネット接続関係を隠蔽する。
• トランジスタのしきい値電圧の不透明性を活用し、リバースエンジニアリングを困難にする。これは、測定や抽出が困難であるため。
• ネットのキャンマリングに際して、制御可能性および可観測性に基づく戦略を採用する。
• さらにリバースエンジニアリングの複雑さを高めるために、ランダムなネット選択戦略を適用する。
• 2:1、4:1、8:1、16:1のmuxを用いて、キャンマリングの効率およびセキュリティをスケーリングし、オーバーヘッドを段階的に増加させる。

実験結果

リサーチクエスチョン

• RQ1 しきい値電圧で定義されるパストランジスタを用いたインターコネクトキャンマリングは、リバースエンジニアリングの作業量を実際に著しく増加させることができるか？
• RQ2 本手法は、ゲートレベルのキャンマリングと比較して、面積、遅延、消費電力のオーバーヘッドにおいてどのように異なるか？
• RQ3 muxサイズを拡大する際の、キャンマリングの強度とハードウェアオーバーヘッドのトレードオフは何か？
• RQ4 本手法は、標準プロセス条件下でも通常動作を維持し、信頼性制約を満たすことができるか？
• RQ5 制御可能性、可観測性、およびランダムなネット選択戦略の組み合わせは、キャンマリングセキュリティを最大限に高めることができるか？

主な発見

• 2:1 muxを用いて5–15％のネットをキャンマリングすると、面積オーバーヘッドが15–33％、遅延オーバーヘッドが25–44％、消費電力オーバーヘッドが14–29％に増加する。
• muxサイズを4:1、8:1、16:1に拡大することで、リバースエンジニアリングへの耐性がさらに向上し、オーバーヘッドの増加は僅かにとどまる。
• 本手法は通常電圧で動作し、従来の信頼性制約を遵守する。
• しきい値電圧で定義されるパストランジスタの使用により、敵対者に対してトランジスタの基本パrameterが不透明なままである。
• 制御可能性、可観測性、およびランダムなネット選択戦略の組み合わせにより、リバースエンジニアリングの複雑さが顕著に増加する。
• シミュレーション結果から、本手法は性能およびリソース使用量への影響を最小限に抑えつつ、強固なセキュリティを実現することが確認された。