[論文レビュー] A Scalable Decoder Micro-architecture for Fault-Tolerant Quantum Computing

Poulami Das, Christopher A. Pattison+5 more|arXiv (Cornell University)|Jan 17, 2020

Quantum Computing Algorithms and Architecture被引用数 21

ひとこと要約

本論文は、表面コード量子誤り訂正におけるUnion-Findデコーダーのスケーラブルでパイプライン化されたマイクロアーキテクチャを提示し、論理的キュービット間でリソースを共有することにより、ハードウェアユニットを67%削減、メモリ容量を70%削減するとともに、低コストのシンダム圧縮によりメモリ帯域幅を最低30倍まで低減した。この設計により、ミリオンレベルの物理的キュービットを有するフォールトトレラント量子コンputングに適した低レイテンシデコーディングが実現された。

ABSTRACT

Quantum computation promises significant computational advantages over classical computation for some problems. However, quantum hardware suffers from much higher error rates than in classical hardware. As a result, extensive quantum error correction is required to execute a useful quantum algorithm. The decoder is a key component of the error correction scheme whose role is to identify errors faster than they accumulate in the quantum computer and that must be implemented with minimum hardware resources in order to scale to the regime of practical applications. In this work, we consider surface code error correction, which is the most popular family of error correcting codes for quantum computing, and we design a decoder micro-architecture for the Union-Find decoding algorithm. We propose a three-stage fully pipelined hardware implementation of the decoder that significantly speeds up the decoder. Then, we optimize the amount of decoding hardware required to perform error correction simultaneously over all the logical qubits of the quantum computer. By sharing resources between logical qubits, we obtain a 67% reduction of the number of hardware units and the memory capacity is reduced by 70%. Moreover, we reduce the bandwidth required for the decoding process by a factor at least 30x using low-overhead compression algorithms. Finally, we provide numerical evidence that our optimized micro-architecture can be executed fast enough to correct errors in a quantum computer.

研究の動機と目的

• 大規模なフォールトトレラント量子コンピュータにおける量子誤り訂正デコーダーのスケーラビリティ課題に対処すること。
• 数千の論理的キュービットにわたるデコーディングに必要なハードウェアフットプリントとメモリ要件を低減すること。
• 低コストのシンダム圧縮技術を用いてメモリ帯域幅を最小限に抑えること。
• デコーディングレイテンシを量子誤り訂正サイクルと整合させること、特に1µsのシンダムラウンドを要する超伝導キュービットに対して適していること。
• 隣接する論理的キュービット間でデコーディングリソースを多重化するシステムレベルのデコーダーアーキテクチャを設計すること。ただし、タイムアウトや失敗リスクの増加を防ぐこと。

提案手法

• Union-Findデコーディングアルゴリズムの3段階完全パイプライン化ハードウェア実装を設計し、デコーディングスループットを向上させること。
• 複数の論理的キュービット間でリソースを共有することで、必要なデコーダー単位数を67%削減すること。
• 低コストのシンダム圧縮方式を導入し、メモリ帯域幅を最低30倍まで低減すること。
• 隣接する論理的キュービットに共有ハードウェアリソースを動的に割り当てる多重化デコーディングアーキテクチャを採用すること。
• デコーダー部品の再利用と論理的キュービット間での冗長なストレージの最小化により、メモリ容量を最適化すること。
• 数値シミュレーションを用いて、設計の妥当性を検証し、超伝導キュービットの1µsシンダムラウンド要件を満たすデコーディング速度が達成されることを確認すること。

実験結果

リサーチクエスチョン

• RQ1 パイプライン化されリソースを共有するデコーダーマイクロアーキテクチャは、表面コード量子コンピュータにおけるリアルタイム誤り訂正に十分な速度を達成できるか？
• RQ2 スケーラブルなデコーダー設計において、キュービット間のリソース共有によって、ハードウェアおよびメモリリソースを最大どれほど削減できるか？
• RQ3 低コストのシンダム圧縮は、デコーディング性能に悪影響を及げることなく、メモリ帯域幅をどれほど効果的に低減できるか？
• RQ4 大規模な量子システムにおいて、多重化デコーダーアーキテクチャはどれほど低レイテンシを維持でき、タイムアウトエラーを回避できるか？
• RQ5 提案されたマイクロアーキテクチャは、現在の超伝導キュービットプラットフォームのレイテンシ制約と両立するか？

主な発見

• 提案されたマイクロアーキテクチャは、論理的キュービット間のリソース共有により、デコーダーハードウェアユニット数を67%削減した。
• 複数の論理的キュービットにわたるデコーダー部品の再利用により、メモリ容量が70%削減された。
• 低コストのシンダム圧縮アルゴリズムを用いることで、メモリ帯域幅が最低30倍まで低減された。
• 数値シミュレーションにより、デコーダーが超伝導キュービットの1µsシンダムラウンド時間内に動作可能であることが確認された。
• 設計は高いデコーディング正確性を維持しており、フォールトトレラント量子計算に不可欠なレイテンシ制約を満たしている。
• 最適化の原則と圧縮技術は、表面コードに限らず、他のデコーダーや量子誤り訂正符号に対しても一般化可能である。