[論文レビュー] A Scalable, Fast and Programmable Neural Decoder for Fault-Tolerant Quantum Computation Using Surface Codes

Mengyu Zhang, Xiangyu Ren+7 more|arXiv (Cornell University)|May 25, 2023

Quantum Computing Algorithms and Architecture被引用数 5

ひとこと要約

この論文は、回転表面コードを用いた耐故障性量子計算のためのスケーラブルで低遅延かつプログラマブルなニューラルデコーダーを提示する。ハードウェア効率の良いニューラルネットワークアルゴリズムと、並列処理およびFPGA実装を最適化したアーキテクチャ的最適化を導入し、$L=5$では197 ns、$L=7$では1.136 $\mu$sのデコーディング遅延を達成した。実際のノイズモデル下でも最小重み完全マッチングに近い精度を示した。

ABSTRACT

Quantum error-correcting codes (QECCs) can eliminate the negative effects of quantum noise, the major obstacle to the execution of quantum algorithms. However, realizing practical quantum error correction (QEC) requires resolving many challenges to implement a high-performance real-time decoding system. Many decoding algorithms have been proposed and optimized in the past few decades, of which neural network (NNs) based solutions have drawn an increasing amount of attention due to their high efficiency. Unfortunately, previous works on neural decoders are still at an early stage and have only relatively simple architectures, which makes them unsuitable for practical QEC. In this work, we propose a scalable, fast, and programmable neural decoding system to meet the requirements of FTQEC for rotated surface codes (RSC). Firstly, we propose a hardware-efficient NN decoding algorithm with relatively low complexity and high accuracy. Secondly, we develop a customized hardware decoder with architectural optimizations to reduce latency. Thirdly, our proposed programmable architecture boosts the scalability and flexibility of the decoder by maximizing parallelism. Fourthly, we build an FPGA-based decoding system with integrated control hardware for evaluation. Our $L=5$ ($L$ is the code distance) decoder achieves an extremely low decoding latency of 197 ns, and the $L=7$ configuration also requires only 1.136 $μ$s, both taking $2L$ rounds of syndrome measurements. The accuracy results of our system are close to minimum weight perfect matching (MWPM). Furthermore, our programmable architecture reduces hardware resource consumption by up to $3.0 imes$ with only a small latency loss. We validated our approach in real-world scenarios by conducting a proof-of-concept benchmark with practical noise models, including one derived from experimental data gathered from physical hardware.

研究の動機と目的

• 耐故障性量子計算のためのリアルタイム量子エラー訂正デコーダーにおける、高い性能、スケーラビリティ、低遅延、柔軟性の課題を解決すること。
• 実装に適した計算複雑度を低減しながらも高い精度を維持するニューラルデコーディングアルゴリズムの設計。
• 並列処理をサポートし、コード距離 $L$ に応じて効率的にスケーリング可能なハードウェア最適化済みでプログラマブルなデコーダー・アーキテクチャの開発。
• 制御システム全体に統合し、Googleのハードウェアから得た実験データも含む現実的なノイズモデルを用いて性能を検証すること。
• FPGAプロトタイピングとASIC推定を用いて、近い将来の大型量子システムにおけるリアルタイムデコーディングの実現可能性を示すこと。

提案手法

• 回転表面コード向けに、複雑さを低減し、高い精度を実現する軽量なマルチタスクニューラルネットワーク（MTLND）デコーダーを提案する。
• FPGAへのデプロイメントを最適化したカスタマイズされた、高度に並列処理可能なデコーダー・アーキテクチャを設計し、パイipelニングとリソース共有によりデコーディング遅延を最小限に抑える。
• 異なるコード距離 $L$、シンダムラウンド数 $T$、ノイズモデルに対応する動的再構成を可能にするプログラマブルな制御ユニットを導入する。
• システリックアレイ処理やメモリ帯域幅の削減といったアーキテクチャ的最適化を採用し、スループットの向上と面積の削減を実現する。
• 合成データと回路レベルのノイズデータを組み合わせたハイブリッドトレーニング戦略を採用し、Googleの実験的表面コードデータから得たパrameters（$p_g \sim 0.005$, $p_s \sim 0.004$, $p_m \sim 0.018$）を含む。
• 制御論理を統合した完全なFPGAベースのデコーディングプラットフォームを用いて、リアルタイムデコーディングのエンドツーエンド評価を可能にする。

実験結果

リサーチクエスチョン

• RQ1 実際の回路レベルのノイズモデル下でも、ニューラルデコーダーは最小重み完全マッチング（MWPM）に近い精度を達成できるか？
• RQ2 ハードウェア最適化されたニューラルデコーダーは、コード距離 $L \leq 9$ においてマイクロ秒未満のデコーディング遅延を達成できるか？
• RQ3 プログラマブルなデコーダー・アーキテクチャは、異なるコード距離やノイズ状態の間で動的再構成をどのようにサポートできるか？
• RQ4 スケーラブルなニューラルデコーダー設計において、ハードウェアリソース消費とデコーディング遅延のトレードオフはどのようなものか？
• RQ5 提案されたシステムは、最小限の遅延オーバーヘッドでリアルタイム量子制御ループに実装可能か？

主な発見

• $L=5$のデコーダーは197 nsのデコーディング遅延を達成した。$L=7$の構成では1.136 $\mu$sにまで増加したが、両者とも入力に $2L$ 個のシンダムラウンドを使用した。
• ニューラルデコーダーは、回路レベルのノイズ、特にGoogleのハードウェアから得た実験データを含むノイズモデル下でも、最小重み完全マッチング（MWPM）と同等の精度を達成した。
• プログラマブルなアーキテクチャは、非プログラマブルな設計と比較して、ハードウェアリソース消費を最大3.0倍まで削減したが、遅延のわずかな増加にとどまった。
• ASIC推定では、2.5 GHzのクロック周波数で $L=7$ のデコーディング遅延が170 nsまで低下した。
• システムは、実験的データから得た複雑なノイズモデルを効果的に処理でき、近い将来の量子ハードウェアにおける実用的妥当性を示した。
• FPGAプロトタイプは、エンドツーエンドのリアルタイムデコーディング能力を実証し、量子制御スタックへの統合可能性を検証した。