[論文レビュー] A Self-Reconfigurable Computing Platform Hardware Architecture

Andreas Weisensee, Darran Nathan|ArXiv.org|Nov 20, 2004

Embedded Systems Design Techniques被引用数 6

ひとこと要約

本稿では、Xilinx Virtex II FPGAを用いた、PCに接続されたPCIバスを介した高速で動的再構成を実現するFPGAプラットフォームアーキテクチャを提示する。設計では、FPGA上に固定された制御およびデータパスを採用し、PCIバスマスタ転送を管理することで、高速なデータおよびビットストリーム入出力を実現している。FPGAリソースのわずか15％（2211スライス、3 BRAM）を消費しており、再構成可能コンピューティング応用における効率的なハードウェア・ソフトウェア共同設計を実現している。

ABSTRACT

Field Programmable Gate Arrays (FPGAs) have recently been increasingly used for highly-parallel processing of compute intensive tasks. This paper introduces an FPGA hardware platform architecture that is PC-based, allows for fast reconfiguration over the PCI bus, and retains a simple physical hardware design. The design considerations are first discussed, then the resulting system architecture designed is illustrated. Finally, experimental results on the FPGA resources utilized for this design are presented.

研究の動機と目的

• 市販のFPGAハードウェアを用いた低コストでPCベースの再構成可能コンピューティングプラットフォームの開発。
• 標準PCバスを介したFPGAの高速再構成を実現し、アルゴリズムワークロードにおける処理遅延を最小限に抑える。
• PCインタフェースとアルゴリズム論理を1つのFPGAに統合することで、物理的ハードウェア設計を簡素化する。
• PCIバスマスタリングとデュアルポートBRAMバッファリングを活用し、高スルーレートのデータおよびビットストリーム転送を実現する。
• 標準PCバスとの互換性を維持するとともに、部品数と消費電力の最小限に抑える。

提案手法

• システムは、PCIバスを介してホストPCに接続されたXilinx Virtex II FPGAを採用し、PCIバスの高い帯域幅（132 MB/s）を活用して高速なデータおよびビットストリーム転送を実現する。
• FPGA上の固定部は、PCIバスマスタインタフェースとデュアルポートブロックRAM（BRAM）を備え、PCIと再構成可能論理間のデータバッファリングを実現している。この構成は、異なるクロックドメイン間で動作する。
• 固定部には3つの制御セクションが含まれる：共通部制御（割り込みとPCIアクセスを管理）、再構成部制御（設定およびステータスの交換に使用される静的レジスタを管理）、固定部制御（データ転送タスクを管理）。
• 転送アーキテクチャは、上流、下流、SelectMap読み取り、SelectMap書き込みの4つのデータストリーム間で、フェアでラウンドロビン方式のPCIインタフェースアクセスを保証する。
• PCインタフェースはアクティブなままに保ちつつ、アルゴリズム部の動的再構成が可能であり、処理タスク間のスムーズな切り替えを実現する。
• 固定部全体は、Xilinx ISE 6.2を用いてXC2V3000 FPGAに合成され、FloorPlannerおよびFPGA Editorを用いてリソース使用状況が追跡されている。

実験結果

リサーチクエスチョン

• RQ1 標準PCバスを介して、低遅延なFPGA再構成を実現する再構成可能コンピューティングプラットフォームは、どのように設計できるか？
• RQ2 部品数と複雑性を最小限に抑えつつ、高スルーレートのデータおよびビットストリーム転送を実現するハードウェアアーキテクチャは何か？
• RQ3 1つのFPGAがPCインタフェースと再構成可能アルゴリズム論理を同時にホストでき、それぞれが独立した動的再構成能力を持つことは可能か？
• RQ4 再構成可能コンピューティング用途に適したFPGA上にPCIバスマスタインタフェースを実装する際のリソースオーバーヘッドはどの程度か？
• RQ5 共有されるPCIアクセス下でも、継続的なデータストリーミングを維持するために、バスアーキテクチャとデータバッファリングはどのように効率的に管理できるか？

主な発見

• FPGAの固定部は、Xilinx XC2V3000上で2211スライス（全14336スライスの15％）と3 BRAMを消費しており、リソースオーバーヘッドが小さいことが示された。
• PCIバスの132 MB/sの帯域幅を活用し、バスマスタリングによる直接メモリアクセス（DMA）を可能にすることで、高いデータ転送レートが達成された。
• 256×32ビットのバッファを備えたデュアルポートBRAMは、PCIバスアクセスの遅延を効果的に吸収し、継続的なデータストリーミングを保証した。
• 転送アーキテクチャは、4つのデータストリーム間でフェアにアクセスを割り当て、スターヴェーションを防ぎ、信頼性の高いデータフローを実現した。
• アルゴリズム部の動的再構成が成功裏に実現され、ホストPCとの通信はアクティブなまま維持された。
• プラットフォーム全体のアーキテクチャは、市販部品と標準PCバスを用いて実装されており、低コストかつ広範な互換性を確保した。