[論文レビュー] A temporal logic approach to modular design of synthetic biological circuits

Ezio Bartocci, Luca Bortolussi+1 more|arXiv (Cornell University)|Jun 19, 2013

Gene Regulatory Network Analysis参考文献 15被引用数 5

ひとこと要約

本論文では、信号時相論理（STL）を用いて、コンポーネントの動作とシステム全体の要件を指定することで、合成生物学的回路を設計するモジュラーで時相論理に基づく手法を提示する。STLの定量的意味論を活用することで、正しいブール論理的機能と応答時間制約を満たす効率的なパラメータ合成が可能となり、その有効性は、保証された耐性スコアを有する耐障害性の高い半加算器回路の設計によって実証された。

ABSTRACT

We present a new approach for the design of a synthetic biological circuit whose behaviour is specified in terms of signal temporal logic (STL) formulae. We first show how to characterise with STL formulae the input/output behaviour of biological modules miming the classical logical gates (AND, NOT, OR). Hence, we provide the regions of the parameter space for which these specifications are satisfied. Given a STL specification of the target circuit to be designed and the networks of its constituent components, we propose a methodology to constrain the behaviour of each module, then identifying the subset of the parameter space in which those constraints are satisfied, providing also a measure of the robustness for the target circuit design. This approach, which leverages recent results on the quantitative semantics of Signal Temporal Logic, is illustrated by synthesising a biological implementation of an half-adder.

研究の動機と目的

• 大規模な合成生物学的回路を、予測可能で時間制約のある動作を伴うように設計する課題に対処すること。
• 生物的モジュールの入出力動作を信号時相論理（STL）を用いて形式的に指定することで、モジュラー設計を可能にすること。
• 遺伝子回路において機能的正しさと時間的制約の両方が満たされるように、スケーラブルなパラメータ合成手法を開発すること。
• STL意味論からの耐性スコアを用いて、回路実装の耐性を定量的に測定すること。
• 標準的な遺伝子論理ゲートを用いた半加算器回路の合成を通じて、本手法の実現可能性を示すこと。

提案手法

• 応答時間の時間的制約を含む、基本的な生物学的モジュール（AND、OR、NOTゲート）の動作を、時相制約付きのSTL論理式で形式化すること。
• シミュレーションベースの手法を用いてSTL論理式の耐性を計算し、仕様がどの程度強く満たされているかを評価すること。
• 最悪の場合の入力を仮定して、各モジュールがその仕様を満たすパラメータ領域を特定することにより、合成的正しさを保証すること。
• 各モジュールのパラメータ空間を独立して分離しつつも、全体の回路動作を維持するように、合成的パラメータ合成手順を適用すること。
• STLの定量的意味論を活用して最適化をガイドし、最終的な回路設計の耐性を保証すること。
• 構成要素のゲートに対するパラメータを合成し、全システム動作を検証することで、半加算器回路に対して本手法を検証すること。

実験結果

リサーチクエスチョン

• RQ1 生物学的モジュールを時相論理を用いて形式的に指定することで、機能的要件と時間的要件の両方を捉える方法は何か？
• RQ2 最悪の場合の入力仮定の下でモジュールを独立して解析することで、パラメータ合成をスケーラブルかつ合成的に行えるか？
• RQ3 合成生物学的回路の耐性を設計段階で定量的に測定・最適化する方法は何か？
• RQ4 STLベースの仕様が、相互接続された生物学的コンポーネント間の信号互換性をどの程度保証できるか？
• RQ5 本手法は、正しさと耐性を保証する条件下で、半加算器のような複雑な回路を効果的に合成するために適用可能か？

主な発見

• 提案手法は、応答時間制約を含む、基本的な遺伝子論理ゲート（AND、OR、NOT）のパラメータ領域を、それらのSTL仕様を満たすように正確に同定できた。
• 最悪の場合の入力仮定の下で各モジュールのパラメータ空間を分離することで、合成的パラメータ合成が可能となり、スケーラビリティが顕著に向上した。
• STL意味論を用いて計算された耐性スコアは、回路の信頼性を定量的に測る指標となり、高い値はパラメータ変動に対する耐性の高さを示した。
• 半加算器回路は、本手法を用いて正常に合成され、すべてのコンポonentsがそれぞれのSTL仕様を満たし、全システムが正しい機能的・時間的動作を達成した。
• 合成性と形式的仕様の活用により、ブルートフォース最適化手法に比べて計算コストを削減しながらも正しさを保証できるため、本手法は優れた性能を示した。
• 本フレームワークは、固定点計算への再定式化により、フィードバックループを含むより複雑なモジュールやネットワークトポロジーへも拡張可能である。