[論文レビュー] Accelerating Implicit Finite Difference Schemes Using a Hardware Optimised Implementation of the Thomas Algorithm for FPGAs

Samuel Palmer, David B. Thomas|arXiv (Cornell University)|Feb 20, 2014

Matrix Theory and Algorithms参考文献 9被引用数 3

ひとこと要約

本稿では、FPGAに実装されたハードウェア最適化型トマス法を提示する。これは、陰解法有限差分スキームの高速化を図るもので、演算量を8Nから5Nに削減し、メモリオーバーヘッドをわずか2N長のベクトルにまで低減する。この設計により、複数の三重対角連立一次方程式を並列に解けるようになり、金融デリバティブ評価などの応用分野における性能向上が顕著に実現される。

ABSTRACT

The design and implementation of the Thomas algorithm optimised for hardware acceleration on an FPGA is presented. The hardware based algorithm combined with custom data flow and low level parallelism available in an FPGA reduces the overall complexity from 8N down to 5N arithmetic operations, and combined with a data streaming interface reduces memory overheads to only 2 N-length vectors per N-tridiagonal system to be solved. The Thomas Core developed allows for multiple tridiagonal systems to be solved in parallel, giving potential use for solving multiple implicit finite difference schemes or accelerating higher dimensional alternating-direction-implicit schemes used in financial derivatives pricing. This paper also discusses the limitations arising from the fixed-point arithmetic used in the design and how the resultant rounding errors can be controlled to meet a specified tolerance level.

研究の動機と目的

• 陰解法有限差分スキームに生じる三重対角連立一次方程式を解く際の計算複雑性を低減すること。
• FPGA特有のデータフローを活用して、ハードウェア加速型三重対角連立一次方程式ソルバにおけるメモリオーバーヘッドを最小限に抑えること。
• 高次元問題向けに、複数の三重対角連立一次方程式を並列実行可能にする仕組みを提供すること。
• ハードウェア実装における固定小数点演算誤差を、ユーザーが指定した許容誤差レベルを満たすように管理すること。

提案手法

• FPGAアーキテクチャに最適化されたカスタムトマス法を設計し、低レベルの並列性を活用すること。
• メモリアクセスとストレージ要件を2N長のベクトル/システムにまで低減するためのデータストリーミングインターフェースを実装すること。
• ハードウェア制約下でも数値的精度を維持できるように、丸めを制御した固定小数点演算を採用すること。
• 複数の三重対角連立一次方程式を並列に解けるようにコアを構造化し、多次元スキームをサポートすること。
• パイプライン実行とハードウェアレベルの最適化を適用し、演算量を8Nから5Nに削減すること。

実験結果

リサーチクエスチョン

• RQ1 FPGAアクセラレーション環境下で、トマス法をどのように再構築すれば演算量を最小限にできるか？
• RQ2 ハードウェアアクセラレーション型三重対角連立一次方程式ソルバにおいて、ストリーミングデータインターフェースを用いた場合、どの程度のメモリオーバーヘッドが達成可能か？
• RQ3 FPGA上で複数の三重対角連立一次方程式をどの程度並列に解けるか。これにより高次元スキームの高速化はどの程度達成できるか？
• RQ4 ハードウェア実装における固定小数点演算誤差を、どのようにして指定された許容誤差レベルを満たすように制御できるか？

主な発見

• ハードウェア最適化型トマス法により、演算量が8Nから5Nに削減され、計算効率が顕著に向上した。
• 1つの三重対角連立一次方程式あたりのメモリオーバーヘッドがわずか2N長のベクトルにまで低減され、オンチップストレージの効率的利用が可能になった。
• 複数の三重対角連立一次方程式を並列に実行できるよう設計されており、多次元交替方向陰解法スキームの高速化が実現された。
• 丸め戦略を用いることで、固定小数点演算誤差がユーザー定義の許容誤差レベルを満たすように制御された。