[論文レビュー] Adaptive Precision CNN Accelerator Using Radix-X Parallel Connected Memristor Crossbars
本稿では、各クロスバー接点におけるメモリストルの数を動的に変化させることで、マルチビットおよび負の重み表現を実現し、面積を削減する、並列接続されたメモリストルクロスバーを用いたラディックス-X畳み込みニューラルネットワーク（CNN）アクセラレータを提案する。符号付き重みのための重複列を排除することで、設計はクロスバー面積を46%削減し、CIFAR-10の検証精度が90.5%に達する。これはバイナリゼートネットワークよりも4.5%高い性能であり、単一ビットメモリストルと共同で設計された重みマッピングアルゴリズムを用いることで実現された。
Neural processor development is reducing our reliance on remote server access to process deep learning operations in an increasingly edge-driven world. By employing in-memory processing, parallelization techniques, and algorithm-hardware co-design, memristor crossbar arrays are known to efficiently compute large scale matrix-vector multiplications. However, state-of-the-art implementations of negative weights require duplicative column wires, and high precision weights using single-bit memristors further distributes computations. These constraints dramatically increase chip area and resistive losses, which lead to increased power consumption and reduced accuracy. In this paper, we develop an adaptive precision method by varying the number of memristors at each crosspoint. We also present a weight mapping algorithm designed for implementation on our crossbar array. This novel algorithm-hardware solution is described as the radix-X Convolutional Neural Network Crossbar Array, and demonstrate how to efficiently represent negative weights using a single column line, rather than double the number of additional columns. Using both simulation and experimental results, we verify that our radix-5 CNN array achieves a validation accuracy of 90.5% on the CIFAR-10 dataset, a 4.5% improvement over binarized neural networks whilst simultaneously reducing crossbar area by 46% over conventional arrays by removing the need for duplicate columns to represent signed weights.
研究の動機と目的
- 符号付き重みを表現するために重複列を用いる従来のメモリストルクロスバーが引き起こす高コストな面積および消費電力の問題に対処すること。
- チップ面積の増加を伴わずに、低精度なメモリストルベースのCNNアクセラレータでマルチビットおよび負の重み表現を可能にすること。
- メモリ内計算に適したアルゴリズムを共同設計することで、ディープラーニング推論におけるボルン・ニューマンボトルネックを軽減すること。
- 各クロスポイントにおけるメモリストル数の可変性による適応的精度を活用し、単一ビットメモリストルを用いてエッジAIアクセラレータの精度および面積効率を向上させること。
- 大規模シミュレーション（CIFAR-10）と小規模実験的検証（MNIST）の両方を通じて、実現可能性を示すこと。
提案手法
- 提案アーキテクチャは、各クロスポイントに並列接続されたメモリストルを用い、セルあたりのメモリストル数が有効な重み値を決定する。これにより、ラディックス-X表現が可能になる。
- 新しい重みマッピングアルゴリズムにより、ユーザーが選択した精度に基づいて事前学習済みCNN重みをラディックス-X値に符号化し、高い重みの絶対値には複数のメモリストルを割り当てる。
- 負の重みは、ラディックス-Xフレームワーク内でのバランスドデジットシステムを用いて符号化され、別々の差動列ペアの必要性が不要になる。
- 行列ベクトル乗算（MVM）の効率的実行のため、列単位の並列処理を活用し、読み取り電流を出力特徴量に線形にマッピングする。
- クロスバーは20µmの金属ライン幅でプロセスされ、MNIST画像およびエッジ検出フィルタを用いた小規模アレイでの実験的検証が行われた。
- 初期プログラミング後は読み取りパulsesのみを用いることで、書き込み操作を最小限に抑え、書き込み変動の問題を回避するよう最適化されている。
実験結果
リサーチクエスチョン
- RQ1クロスポイントあたりのメモリストル数を可変化させることで、適応的精度を実現するアプローチは、バイナリゼートネットワークを上回る精度を達成すると同時に、チップ面積を削減できるか？
- RQ2重複列の数を倍増させることなく、単一ビットメモリストルクロスバーで負の重みを効率的に表現できるか？
- RQ3従来の差動列アプローチと比較して、ラディックス-Xアーキテクチャは、どの程度精度および面積効率を向上させるか？
- RQ4並列メモリストルの増加に伴う等価抵抗の低下が、電流処理能力および電力効率に与える影響は何か？
- RQ5提案されたアルゴリズム・ハードウェア共同設計は、単一ビットメモリストルのみを用いて、CIFAR-10やMNISTといった標準データセットで高い推論精度を達成できるか？
主な発見
- ラディックス-5 CNNアクセラレータは、CIFAR-10データセットで90.5%の検証精度を達成し、バイナリゼートニューラルネットワーク比で4.5%の向上を示した。
- 提案された設計により、符号付き重みを扱う従来の差動列アーキテクチャと比較して、クロスバー面積が46%削減された。
- 小規模クロスバーアレイでの実験結果により、MNIST画像に対する3×3カーネルを用いた2次元畳み込みが成功裏に実行され、ほぼ完璧な出力画像が得られた。
- MNISTエッジ検出の全列に対して測定された合計列電流は4.0µAであり、テストしたスケールでは管理可能な消費電力であることが示された。
- ラディックス-5方式では、従来の差動ペア設計で4列を要するのに対し、2列で2ビット表現よりも20%高い精度を達成した。
- 初期プログラミング後は書き込み操作を行わないため、書き込み変動および耐久性劣化の問題が回避され、高い信頼性を維持している。
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