[論文レビュー] Adjusting Thermal Stability in Double-Barrier MTJ for Energy Improvement in Cryogenic STT-MRAMs

Esteban Garzón, Raffaele De Rose+4 more|arXiv (Cornell University)|Apr 20, 2022

Magnetic properties of thin films参考文献 43被引用数 9

ひとこと要約

本稿では、77 Kでエネルギー効率を達成するために、低温STT-MRAMに熱的に緩和された二重トンネル障壁磁気トンネル接合（DMTJ）を用いる手法を提案する。室温での非ボルテール性を緩和しつつ77 Kで10年間のデータ保持を維持するようにDMTJの断面積を小さくすることで、読み取りあたり56%、書き込みあたり37%のエネルギー低減が可能となり、DMTJベースのSTT-MRAMは低温埋め込みメモリシステムにおける極めてエネルギー効率の高い代替手段であることが示された。

ABSTRACT

This paper investigates the impact of thermal stability relaxation in double-barrier magnetic tunnel junctions (DMTJs) for energy-efficient spin-transfer torque magnetic random access memories (STT-MRAMs) operating at the liquid nitrogen boiling point (77K). Our study is carried out through a macrospin-based Verilog-A compact model of DMTJ, along with a 65nm commercial process design kit (PDK) calibrated down to 77K under silicon measurements. Comprehensive bitcell-level electrical characterization is used to estimate the energy/latency per operation and leakage power at the memory architecture-level. As a main result of our analysis, we show that energy-efficient small-to-large embedded memories can be obtained by significantly relaxing the non-volatility requirement of DMTJ devices at room temperature (i.e., by reducing the cross-section area), while maintaining the typical 10-years retention time at cryogenic temperatures. This makes DMTJ-based STT-MRAM operating at 77K more energy-efficient than six-transistors static random-access memory (6T-SRAM) under both read and write accesses (-56% and -37% on average, respectively). Obtained results thus prove that DMTJ-based STT-MRAM with relaxed retention time is a promising alternative for the realization of reliable and energy-efficient embedded memories operating at cryogenic temperatures.

研究の動機と目的

• 77 Kで動作する低温STT-MRAMにおける二重トンネル障壁磁気トンネル接合（DMTJ）のエネルギー効率を調査すること。
• 室温でのDMTJの非ボルテール性を緩和しつつ77 Kで10年間の保持を維持する影響を評価すること。
• アーキテクチャレベルでのエネルギー、遅延、リーク電力の観点から、DMTJベースのSTT-MRAMを従来の6T-SRAMと比較すること。
• デバイス、ビットセル、メモリアーキテクチャの各レベルをカバーするキャリブレーション済みのクロスレイヤー・シミュレーションフレームワークを構築すること。

提案手法

• DMTJデバイスの熱的安定性およびスイッチング特性をシミュレートするために、マクロスピンに基づくVerilog-Aコンパクトモデルを用いた。
• 正確なトランジスタモデル化のため、シリコンウェーハ測定を用いて77 Kまでキャリブレーションされた65 nm CMOS PDKを採用した。
• 温度依存のデバイスパラメータを用いたビットセルレベルの電気的シミュレーションを実施し、エネルギー、遅延、リーク電力を推定した。
• DESTINYツールを用いたアーキテクチャレベルのシミュレーションにより、64 kBから2 MBのキャッシュサイズにわたる13 nmおよび40 nm DMTJベースのSTT-MRAMを6T-SRAMと比較した。
• 先行研究[9]で述べられた手法に従い、DMTJモデルにドメインウォール効果を統合した。
• 300 Kおよび80 Kでの実験データとの比較を通じて全モデルの妥当性を検証し、低温条件下で平均誤差10%未満を達成した。

実験結果

リサーチクエスチョン

• RQ1 室温でのDMTJの非ボルテール性を緩和しつつ77 Kで10年間の保持を維持することで、STT-MRAMにおける顕著なエネルギー削減が達成できるか？
• RQ2 さまざまなメモリサイズにおいて、低温条件下でのDMTJベースのSTT-MRAMと6T-SRAMのエネルギー-遅延トレードオフはどのように比較されるか？
• RQ3 断面積を小さくすることで、77 Kにおける書き込みエネルギー効率が向上するが、読み取り遅延が増加する場合、その影響はどの程度か？
• RQ4 低温動作がCMOSトランジスタ特性に与える影響は何か？ そして、システムレベルのシミュレーションに適切にモデル化できるか？

主な発見

• 13 nm DMTJベースのSTT-MRAMは、77 Kで6T-SRAMに比べて平均読み取りエネルギーが56%低減された。
• 同様に、13 nm DMTJベースのSTT-MRAMは、6T-SRAMに比べて平均書き込みエネルギーが37%低減され、顕著な書き込みエネルギーの削減が確認された。
• 読み取り遅延は6T-SRAMに比べて平均2.3倍に増加したが、これに対して顕著なエネルギー削減が得られた。
• DMTJベースのSTT-MRAMのリーク電力は6T-SRAMに比べ98%低く、低温条件下での静的電力の優位性が顕著に示された。
• 13 nm DMTJベースのSTT-MRAMは、40 nm DMTJと比較して平均で76%の書き込み遅延低減を達成しており、サイズスケーリングが書き込み性能を向上させることを示した。
• キャリブレーション済みの65 nm CMOS PDKモデルは、80 Kでドレイン-ソース電流の平均誤差が2%未満に抑えられ、元のファブリケーションモデルを著しく上回った。