[論文レビュー] Amorphous Dynamic Partial Reconfiguration with Flexible Boundaries to Remove Fragmentation

Marie Nguyen, Juanita Hoe|arXiv (Cornell University)|Oct 23, 2017

Embedded Systems Design Techniques参考文献 8被引用数 3

ひとこと要約

本論文では、ランタイム時にAFUを柔軟で重複しないフォルムにマッピングすることを可能にすることで、FPGAファブリックにおける固定パーティション境界を排除する、アモルファス動的部分再構成（DPR）を提案する。各AFUに対して複数のフォルム最適化ビットストリームバージョンをコンパイルし、動的に重複しない構成を選択することで、従来の固定パーティションを伴う標準DPRと比較して、リソース断片化を低減し、配置成功率と再構成効率を向上させる。

ABSTRACT

Dynamic partial reconfiguration (DPR) allows one region of an field-programmable gate array (FPGA) fabric to be reconfigured without affecting the operations on the rest of the fabric. To use an FPGA as a dynamically shared compute resource, one could partition and manage an FPGA fabric as multiple DPR partitions that can be independently reconfigured at runtime with different application function units (AFUs). Unfortunately, dividing a fabric into DPR partitions with fixed boundaries causes the available fabric resources to become fragmented. An AFU of a given size cannot be loaded unless a sufficiently large DPR partition was floorplanned at build time. To overcome this inefficiency, we devised an "amorphous" DPR technique that is compatible with current device and tool support but does not require the DPR partition boundaries to be a priori fixed. A collection of AFU bitstreams can be simultaneously loaded on the fabric if their footprints (the actual area used by an AFU) in the fabric do not overlap. We verified the feasibility of amorphous DPR on Xilinx Zynq System-on-Chip (SoC) FPGAs using Vivado. We evaluated the benefits of amorphous DPR in the context of a dynamically reconfigurable vision processing pipeline framework.

研究の動機と目的

• マルチ-AFU FPGAシステムにおける固定DPRパーティション境界が引き起こすリソース断片化を解消すること。
• 事前に固定パーティションレイアウトを決定することなく、ランタイム時に多様なAFUを共存可能にすること。
• ビジョン処理パイプラインワークロードにおけるファブリック利用効率と配置成功率を向上させること。
• 各AFUごとに必要な最小限のフォルム領域のみをロードすることで、再構成時間とオーバーヘッドを低減すること。
• Xilinx Zynq SoC FPGAとVivadoツールを用いて、実装の可能性と性能向上を実証すること。

提案手法

• 各AFUに対して、その実際のリソース使用量のみをカバーする異なる形状の領域に対応する、複数のフォルム最適化ビットストリームバージョンをコンパイルする。
• AFUを接続する固定AXI4インターフェースを備えた静的インfraストラクチャパーティションを用いながら、AFUフォルムをファブリック全体に柔軟に配置可能にする。
• ランタイム時に、利用可能なバージョンから重複しないAFUフォルムの組み合わせを選択して、複数のAFUを共存させる。
• DPRにおける既存のXilinx Vivadoツールチェーンのサポートを活用しながら、ビルド時における固定パーティションフロントプランニングの必要性を排除する。
• ビルド時におけるフォルム生成を最適化し、競合とリソースの無駄を最小限に抑える。
• ランタイムスケジューリングを用いて、重複を避けながらAFUの共存を最大化するフォルム構成を選択する。

実験結果

リサーチクエスチョン

• RQ1 アモルファスDPRは、FPGAファブリックにおける固定DPRパーティション境界が原因となるリソース断片化を解消できるか？
• RQ2 標準DPRと比較して、アモルファスDPRはAFUコンビネーションの配置成功率をどの程度向上させるか？
• RQ3 固定パーティションを伴う標準DPRと比較して、アモルファスDPRは再構成時間とオーバーヘッドをどの程度低減するか？
• RQ4 アモルファスDPRは、実世界のビジョン処理パイプラインワークロードにどのような性能影響を与えるか？
• RQ5 既存の商業用FPGAツールおよびハードウェアを用いて、アーキテクチャの変更なしにアモルファスDPRを実装できるか？

主な発見

• アモルファスDPRは、外部的および内部的断片化を排除することで、ファブリック上に共存可能なAFUコンビネーションの数を著しく増加させ、配置成功率を大幅に向上させる。
• アモルファスDPRの平均再構成時間は、ベストエフォートの標準DPRと比較して1.1倍から1.5倍短く、これはビットストリームサイズの小ささと直接相関している。
• 再構成中のエネルギーオーバーヘッドも、ビットストリームサイズに比例して低減される。
• この手法により、事前のパーティショニングを必要とせず、FPGAリソースを動的かつ柔軟に共有可能となり、有効なファブリック利用効率が向上する。
• Xilinx Zynq SoC FPGAsを用いた評価により、標準のVivadoツールを用いた実装の可能性と性能向上が確認された。
• 本手法は、既存のAXI4インターフェースおよび静的インfraストラクチャを維持するため、後方および前方互換性を保証する。