[論文レビュー] An Analog Neural Network Computing Engine using CMOS-Compatible Charge-Trap-Transistor (CTT)

Yuan Du, Li Du+9 more|arXiv (Cornell University)|Sep 19, 2017

Advanced Memory and Neural Computing参考文献 30被引用数 3

ひとこと要約

本稿では、電荷トラップトランジスタ（CTT）をアナログ乗算子として用いた、CMOSと互換性のあるアナログニューラルネットワーク計算エンジンを提案する。500 MHzで76.8 TOPSの性能を達成し、消費電力は14.8 mWであり、8ビット固定小数点精度でMNISTの数字分類において最先端の性能を示した。設計はスケーラブルなCTT乗算子アレイと順次アナログファブリックを活用し、面積と消費電力を最小限に抑え、28nm CMOSプロセスを用いた実シリコン実装により、顕著な性能を実証した。

ABSTRACT

An analog neural network computing engine based on CMOS-compatible charge-trap transistor (CTT) is proposed in this paper. CTT devices are used as analog multipliers. Compared to digital multipliers, CTT-based analog multiplier shows significant area and power reduction. The proposed computing engine is composed of a scalable CTT multiplier array and energy efficient analog-digital interfaces. Through implementing the sequential analog fabric (SAF), the engine mixed-signal interfaces are simplified and hardware overhead remains constant regardless of the size of the array. A proof-of-concept 784 by 784 CTT computing engine is implemented using TSMC 28nm CMOS technology and occupied 0.68mm2. The simulated performance achieves 76.8 TOPS (8-bit) with 500 MHz clock frequency and consumes 14.8 mW. As an example, we utilize this computing engine to address a classic pattern recognition problem -- classifying handwritten digits on MNIST database and obtained a performance comparable to state-of-the-art fully connected neural networks using 8-bit fixed-point resolution.

研究の動機と目的

• エッジAIアプリケーション向けに低消費電力かつ面積効率の良いニューラルネットワークアクセラレータを開発すること。
• 従来のデジタル乗算子と比較して面積と消費電力を削減できるように、CMOSと互換性のある電荷トラップトランジスタ（CTT）をアナログ乗算子として活用すること。
• アレイサイズにかかわらず一定のハードウェアオーバーヘッドを維持する順次アナログファブリック（SAF）を用いて、ミックスド・シグナルインターフェースを簡素化すること。
• 28nm CMOSプロセスを用いた実シリコン実装により、高い性能とエネルギー効率を実証すること。
• 8ビット固定小数点精度を用いて、MNISTのような標準ベンチマークで競争力のある推論精度を達成すること。

提案手法

• 計算エンジンは、ニューラルネットワークのドット積演算を実行するために、アナログ乗算子として構成されたスケーラブルなCTTデバイスアレイを用いる。
• 電荷トラップトランジスタは電荷を貯蔵・変調することでシナプス重みを表現し、高いエネルギー効率を実現するアナログ計算を可能にする。
• データフローの最適化とミックスド・シグナルインターフェースの複雑さ低減を図るために、順次アナログファブリック（SAF）が採用されている。
• SAF設計により、アレイサイズが拡大してもインターフェース回路のハードウェアオーバーヘッドが一定に保たれる。
• 本システムはTSMC 28nm CMOSプロセスでプロトタイピングされ、784×784のCTTアレイが0.68 mm²を占める。
• アナログ・デジタル変換器およびデジタル・アナログ変換器は、低消費電力かつ高スループットを実現するよう最適化され、500 MHz動作をサポートする。

実験結果

リサーチクエスチョン

• RQ1 CTTを用いたアナログ乗算子は、ニューラルネットワークアクセラレータにおいて、デジタル乗算子と比較して顕著な面積および消費電力の削減を達成できるか？
• RQ2 大規模なアナログニューラルネットワークアレイにおいて、ミックスド・シグナルインターフェースの複雑さをいかに低減できるか？
• RQ3 アレイサイズが拡大しても、順次アナログファブリック（SAF）がどのようにして一定のハードウェアオーバーヘッドを維持できるか？
• RQ4 28nm CMOSおよびCTT技術を用いた実シリコン実装で、どの程度の性能とエネルギー効率が達成できるか？
• RQ5 提案されたエンジンは、8ビット固定小数点精度を用いて、MNISTのような標準ベンチマークで競争力のある推論精度を達成できるか？

主な発見

• 784×784のCTT計算エンジンは、TSMC 28nm CMOSプロセスでわずか0.68 mm²の面積を占める。
• エンジンは500 MHzのクロック周波数で動作し、76.8 TOPSの性能を発揮し、消費電力は14.8 mWである。
• 8ビット固定小数点精度を用いて、MNISTデータセットにおける分類精度が、最先端の完全結合ニューラルネットワークと同等の水準に達している。
• 順次アナログファブリック（SAF）の採用により、アレイサイズが拡大してもミックスド・シグナルインターフェースのオーバーヘッドが一定に保たれ、スケーラブルな設計が可能である。
• シミュレーションによる検証により、CTTベースのアナログ乗算子は、従来のデジタル乗算子と比較して顕著な面積および消費電力の削減を実現している。
• 本設計は完全にCMOSと互換性があるため、標準的なデジタル論理回路やプロセスと統合可能である。