[論文レビュー] An Asynchronous Early Output Full Adder and a Relative-Timed Ripple Carry Adder

P. Balasubramanian|arXiv (Cornell University)|May 12, 2016

Low-power high-performance VLSI design参考文献 42被引用数 10

ひとこと要約

本論文では、データ依存の前方遅延と一定の1サイクル分の逆方向遅延を有する相対的タイミングのリップルキャリー・アダー（RCA）を可能にする非同期的早期出力フルアダーを提案する。32/28nm CMOSプロセスにおいて、最適化された強指示非同期RCAと比較して前方遅延が67%低減され、サイクル時間が83%短縮され、面積は27%削減され、消費電力は同等を維持する。

ABSTRACT

This article presents the design of a new asynchronous early output full adder which when cascaded leads to a relative-timed ripple carry adder (RCA). The relative-timed RCA requires imposing a very small relative-timing assumption to overcome the problem of gate orphans associated with internal carry propagation. The relative-timing assumption is however independent of the RCA size. The primary benefits of the relative-timed RCA are processing of valid data incurs data-dependent forward latency, while the processing of spacer involves a very fast constant time reverse latency of just 1 full adder delay which represents the ultimate in the design of an asynchronous RCA with the fastest reset. The secondary benefits of the relative-timed RCA are it achieves good optimization of power and area metrics simultaneously. A 32-bit relative-timed RCA constructed using the proposed early output full adder achieves respective reductions in forward latency by 67%, 10% and 3.5% compared to the optimized strong-indication, weak-indication, and early output 32-bit asynchronous RCAs existing in the literature. Based on a similar comparison, the proposed 32-bit relative-timed RCA achieves corresponding reductions in cycle time by 83%, 12.7% and 6.4%. In terms of area, the proposed 32-bit relative-timed RCA occupies 27% less Silicon than its optimized strong-indication counterpart and 17% less Silicon than its optimized weak-indication counterpart, and features increased area occupancy by a meager 1% compared to the optimized early output 32-bit asynchronous RCA. The average power dissipation of all the asynchronous 32-bit RCAs are found to be comparable since they all satisfy the monotonic cover constraint. The simulation results obtained correspond to a 32/28nm CMOS process.

研究の動機と目的

• 内部キャリー伝搬によって引き起こされるゲートの孤立化問題に対処すること。
• 高速リセット機能を維持しながら、非同期RCAの前方遅延を低減すること。
• 非同期アダー設計における面積とパワー効率を同時に最適化すること。
• アダーのサイズに依存しないタイミング仮定を持つ、スケーラブルな相対的タイミングベースのRCAを実現すること。

提案手法

• 入力遷移に基づいて、可能な限り早期に有効な和およびキャリー出力を生成する非同期的早期出力フルアダーの設計。
• 早期出力フルアダーを連結して、最小限の相対的タイミング仮定を持つ相対的タイミングのリップルキャリー・アダーを構築。
• ゲートの孤立化を防ぐために、サイズに依存しない小さな相対的タイミング制約を課す。
• パワー効率を確保し、すべての非同期設計で消費電力が同等になるように、単調カバー制約を適用。
• 逆方向遅延を正確に1つのフルアダー遅延にすることで、非同期RCA設計において最も速いリセットを実現。
• 32/28nm CMOSプロセスに最適化し、シミュレーションによる面積および性能指標を評価。

実験結果

リサーチクエスチョン

• RQ1 非同期リップルキャリー・アダーは、ゲートの孤立化を避けるとともに、前方遅延を最小限に抑えるようにどのように設計できるか？
• RQ2 相対的タイミングアプローチにより、非同期RCAにおけるリセット速度の向上と面積の削減を達成できるか？
• RQ3 早期出力フルアダーは、非同期アダーにおけるサイクル時間と前方遅延をどれほど短縮できるか？
• RQ4 提案された設計は、既存の強指示型、弱指示型、および早期出力非同期RCAと比較して、面積とパワーの点でどの程度優れているか？
• RQ5 相対的タイミング仮定はRCAのサイズに比例するのか、それともビット数に依存しないのか？

主な発見

• 32ビットの相対的タイミングRCAは、最適化された強指示非同期RCAと比較して前方遅延が67%低減された。
• 提案されたRCAは、強指示型の対比物と比較してサイクル時間を83%短縮した。
• 最適化された強指示型RCAと比較して27%、弱指示型バージョンと比較して17%のシリコン面積削減を達成した。
• 最適化された早期出力RCAと比較して面積の増加はわずか1%にとどまり、高い面積効率を示した。
• 単調カバー制約を順守したため、すべての設計で平均消費電力が同等に保たれた。
• 逆方向遅延は1つのフルアダー遅延に固定されており、非同期RCA設計において最も速いリセットを実現している。