[論文レビュー] An Evaluation of Coarse-Grained Locking for Multicore Microkernels

Kevin Elphinstone, Amirreza Zarrabi+3 more|arXiv (Cornell University)|Sep 27, 2016

Parallel Computing and Optimization Techniques参考文献 7被引用数 4

ひとこと要約

この論文は、x86およびARMアーキテクチャにおけるマルチコアマイクロカーネルにおける粗粒ロック（ビッグロック）の評価を行い、特にIntel TSXハードウェアトランザクショナルメモリを活用することで、細粒ロックと同等のスケーラビリティを達成できることを示している。主な発見は、1つのカーネルロックに加えてトランザクショナルメモリを組み合わせることで、コードの単純化と形式的検証の可能性を兼ね備えた近似的に最適なパフォーマンスが得られることである。

ABSTRACT

The trade-off between coarse- and fine-grained locking is a well understood issue in operating systems. Coarse-grained locking provides lower overhead under low contention, fine-grained locking provides higher scalability under contention, though at the expense of implementation complexity and re- duced best-case performance. We revisit this trade-off in the context of microkernels and tightly-coupled cores with shared caches and low inter-core migration latencies. We evaluate performance on two architectures: x86 and ARM MPCore, in the former case also utilising transactional memory (Intel TSX). Our thesis is that on such hardware, a well-designed microkernel, with short system calls, can take advantage of coarse-grained locking on modern hardware, avoid the run-time and complexity cost of multiple locks, enable formal verification, and still achieve scalability comparable to fine-grained locking.

研究の動機と目的

• 現代のマルチコアマイクロカーネルにおいて、粗粒ロックが細粒ロックと同等のスケーラビリティを達成できるかどうかを評価すること。
• 非常に短いシステムコール遅延（数100サイクル）を示すマイクロカーネルにおけるロックオーバーヘッドのパフォーマンスへの影響を評価すること。
• ハードウェアトランザクショナルメモリ（Intel TSX）が、複雑な細粒ロックを必要とせずに高いパフォーマンスを実現できるかどうかを調査すること。
• コア間通信が高速な密結合型共有キャッシュマルチコアシステムにおいて、ビッグロック設計が依然として実用的であるかどうかを特定すること。
• マイクロカーネル設計における実装の複雑性、パフォーマンス、形式的検証の可能性のトレードオフを検討すること。

提案手法

• 著者は、seL4マイクロカーネルの3バージョンを実装・評価した：ビッグカーネルロック（BKL）を備えたバージョン、細粒ロックを備えたバージョン、Intel TSXを用いたロックエリージョンを実装したバージョン。
• x86サーバーとARM MPCore組み込みプロセッサの2つのプラットフォームで、マイクロベンチマークとマクロベンチマークを実施した。
• スケーラビリティを予測・分析するため、キューイング理論的モデルを構築し、実験的に検証した。
• ハードウェアトランザクショナルメモリ（Intel TSX）を用いてビッグロックをエリージョンし、システムコール全体をトランザクションでラップできるようにした。
• 理論的パフォーマンス限界を推定するために、コア間キャッシュライン移動コストとシステムコール遅延をモデルに組み込んだ。
• 異なるコア数とワークロードにおけるパフォーマンスを比較し、スループットとオーバーヘッドを測定した。

実験結果

リサーチクエスチョン

• RQ1 現代の密結合型マルチコアシステムにおいて、マイクロカーネルの粗粒ロックが細粒ロックと同等のスケーラビリティを達成できるか？
• RQ2 非常に短いシステムコール遅延（数百サイクル）を示すマイクロカーネルにおいて、ロック取得のオーバーヘッドはどれほど顕著か？
• RQ3 ハードウェアトランザクショナルメモリ（Intel TSX）が、複雑さを伴わずに細粒ロックのパフォーマンス利点を実現できる程度はどの程度か？
• RQ4 共有カーネルマイクロカーネル設計において、コア間キャッシュライン移動コストがスケーラビリティに顕著な影響を及ぼすか？
• RQ5 ビッグロックマイクロカーネルは、細粒ロックとは異なり、高いパフォーマンスを維持し、形式的検証が可能であると保証できるか？

主な発見

• x86プラットフォームでは、高い競合状態下でビッグロック（BKL）は細粒ロックの25％以内の性能を示すが、4コア以上ではコア間キャッシュライン移動コストの高さによりパフォーマンスが頭打ちになる。
• ARMプラットフォームでは、平均500サイクルのコール間隔であっても、BKLは4コアまで完璧にスケーリングする。これは、キャッシュコherエンスコストがより有利であることを示している。
• ロックオーバーヘッドはマイクロカーネルにおいて顕著である：ARMではBKLが23％のオーバーヘッドを負担し、x86では最大数パーセントに達する。これは、ロックコストが重要な要因であることを示している。
• ハードウェアトランザクショナルメモリ（Intel TSX）により、極めて並列性の高いワークロードで完全なスケーリングが可能となり、最小限のオーバーヘッドとシリアライゼーションなしに実現できる。
• 実際のマクロベンチマークにおいて、RTMはBKLおよび細粒ロックのパフォーマンス上限を示し、両者の長所を兼ね備えた最良の結果をもたらす。
• 極端でないワークロード下では、BKL設計が細粒ロックを上回るパフォーマンスを発揮し、形式的検証が可能である。これは、細粒ロックの複雑さのため、形式的検証が不可能であるためである。