[論文レビュー] An Optimized Quantum Implementation of ISD on Scalable Quantum Resources

André Esser, Sergi Ramos-Calderer+3 more|arXiv (Cornell University)|Dec 12, 2021

Quantum Computing Algorithms and Architecture被引用数 6

ひとこと要約

本論文は、Prangeの情報集合デコード（ISD）アルゴリズムの最初の最適化された量子回路実装を提示し、古典的実装と比較して深さの対数的オーバーヘッドしか発生しないことを示している。量子-古典ハイブリッドのトレードオフを導入することで、利用可能な水準に応じてキュービット要件を任意に低減しつつも量子スピードアップを維持でき、最適なキュービット低減下で時間指数 t(δ) ≈ 0.69 を達成した。これにより、ISDが従来予想されていたほど量子コンピュータ上で非効率であるとは限らないことが示された。

ABSTRACT

The security of code based constructions is usually assessed by Information Set Decoding (ISD) algorithms. In the quantum setting, amplitude amplification yields an asymptotic square root gain over the classical analogue. However, it is still unclear whether a real quantum circuit could yield actual improvements or suffer an enormous overhead due to its implementation. This leads to different considerations of these quantum attacks in the security analysis of code based proposals. In this work we clarify this doubt by giving the first quantum circuit design of the fully-fledged ISD procedure, an implementation in the quantum simulation library Qibo as well as precise estimates of its complexities. We show that against common belief, Prange's ISD algorithm can be implemented rather efficiently on a quantum computer, namely with only a logarithmic overhead in circuit depth compared to a classical implementation. As another major contribution, we leverage the idea of classical co-processors to design hybrid classical-quantum trade-offs, that allow to tailor the necessary qubits to any available amount, while still providing quantum speedups. Interestingly, when constraining the width of the circuit instead of its depth we are able to overcome previous optimality results on constraint quantum search.

研究の動機と目的

• 量子実装におけるISDが禁断のオーバーヘッドを伴うのか、それとも実際のスピードアップをもたらすのかという不確実性を解消すること。
• 正確な複雑性推定を伴う、PrangeのISDアルゴリズムの完全な機能的量子回路を設計すること。
• 近い将来の量子ハードウェアに適合させるためにISDのキュービット要件を低減しつつも、量子スピードアップを維持すること。
• キュービット数と実行時間の間で調整可能なハイブリッド古典-量子アルゴリズムを開発すること。

提案手法

• Qiboを用いた量子シミュレーションにより、PrangeのISDの完全な量子回路を設計し、深さと幅の詳細な分析を実施。
• マルチコントロールゲートの分解と対数的オーバーヘッドを伴うガウス消去法を用いて、回路の深さを最適化。
• キュービット低減技術を活用して回路の幅を低減し、リソース制限のある量子デバイスへの実装を可能に。
• 探索空間を分割し、小規模なサブセットにグローバーのアルゴリズムを適用するハイブリッド古典-量子コプロセッサ戦略を導入。
• BIKE/HQCにおけるリー＝ブリックエル改善と巡回性を活用し、グローバー反復回数と回路深さを低減。
• 再現可能性と実ハードウェアへの移行を可能にするため、機能的なQibo実装を提供。

実験結果

リサーチクエスチョン

• RQ1 PrangeのISDアルゴリズムは、古典的実行と比較して対数的深さオーバーヘッドしか発生しない量子コンピュータで、効率的に実装可能か？
• RQ2 ガウス消去法やアモニチュード増幅などのすべてのサブルーチンを含めた、完全なISDプロセスの実際の量子回路複雑性は何か？
• RQ3 近い将来の量子ハードウェアに適合させるために、キュービット要件をどのように低減できるか？ ただし、量子スピードアップを損なわないように。
• RQ4 キュービット数または深さの制約下で、ハイブリッド古典-量子アーキテクチャは、完全に量子的なアプローチを上回る性能を示せるか？
• RQ5 リー＝ブリックエル改善や巡回性といった高度な最適化は、グローバー反復回数と回路深さを顕著に低減するのか？

主な発見

• PrangeのISDの量子回路は、古典的実装と比較して対数的深さオーバーヘッドしか発生せず、量子オーバーヘッドが著しく増大するのを懸念する声とは矛盾する。
• 幅最適化回路は、パリティーチェック行列 H を格納するために (n−k)k ビットと、およそ n−k 個のアタシリアキュービットしか必要とせず、近い将来のデバイスでも実装可能である。
• ハイブリッド古典-量子トレードオフにより、利用可能なレベルに応じてキュービット数を任意に調整可能でありながらも、量子スピードアップを維持でき、δ = 0.2 の低減下で時間指数 t(δ) ≈ 0.69 を達成した。
• 小さなキュービット低減（δ = 0.01）の場合でも、t(δ) ≈ 0.92 のスピードアップを達成しており、近い将来の量子システムにおいて実用的であることが示された。
• BIKE/HQCにおけるリー＝ブリックエル改善と巡回性により、グローバー反復回数が減少し、深さ制約下でも回路の深さが低く抑えられ、効率が向上した。
• 機能的なQibo実装が提供されており、シミュレーションと実ハードウェアへの移行の明確な道筋が確保された。