[論文レビュー] Analog Time Multiplexing for Digital-to-Analog Conversion

Juana M. Martínez-Heredia, Alfredo P. Vega-Leal|arXiv (Cornell University)|Feb 26, 2026

Advancements in PLL and VCO Technologies被引用数 0

ひとこと要約

論文は、SDMベースのDACに対してアナログ領域でのタイムインターリーブを実施し、高速DACをM個の低速DACとアナログ時間多重化段に置き換えることで、ジッター耐性と速度制約の緩和を向上させる。

ABSTRACT

The signal bandwidth of Digital to Analog Converters based on Sigma Delta Modulation is limited by speed constrains. Time-Interleaving allows coping with complexity vs. speed by replacing the original architecture by M parallel paths. These path are clocked at a frequency M times smaller and their digital outputs time multiplexed. This is then converted to analog by means of a Digital to Analog Converter clocked at the high rate. This preprint proposes that time multiplexing be performed in the analog domain. As a result robustness against dynamic effects is achieved.

研究の動機と目的

• SDMベースのDACを使用する際の速度制約を動機づける。
• 高周波 DACを置換するアナログドメイン多重化を用いたタイムインターリーブアーキテクチャを提案する。
• Clockジッターとパルス形状の変動に対するロバスト性の改善を定量化する。

提案手法

• 提案するアナログ領域 TI-SDM DAC の離散時間モデルを導出する。
• アナログ多重化が多相ベースのブロックフィルタによるコム状フィルタリング効果を生むことを示す。
• ジッターの影響を解析し、アナログTIによるSNR改善を導出する（SNR_jtt,M = M^2 SNR_jtt,1）。
• 理想的なFig.1/Fig.3.aアーキテクチャとTIアナログ領域アプローチをSNDRとジッター耐性の観点で比較する。

実験結果

リサーチクエスチョン

• RQ1 アナログ領域タイムマルチプレクシングは従来のTI/SDM DACと比較してクロックジッターへのロバスト性をどう変えるか。
• RQ2 提案アーキテクチャにおけるコムフィルタとOSRが振幅歪みとノイズシェーピングに与える影響は何か。
• RQ3 現実的なジッター条件下で得られるSNDRとDRの改善はどの程度か。
• RQ4 M個の並列低速DACを用いる場合と単一の高速度DACを用いる場合のトレードオフは何か。

主な発見

• 理想ケースでは、TIアナログ領域アプローチはSNDRが69.706 dB（V(w)），69.715 dB（G(w)）を達成する。
• 提案するアナログ TI アーキテクチャは、同じSNDRを維持しつつクロックジッターの標準偏差をM倍大きく許容できる。これによりジッター耐性は20 log10(M) dBの利得に相当する。
• アナログ TI 経路で用いられるコムフィルタは zeros at f_k = k f_H / M をもつローパス効果を提供し、高周波ノイズの抑制に寄与する。
• ジッター耐性によるSNRの改善は SNR_jtt,M = M^2 SNR_jtt,1 にスケールし、従来のTI/SDM DACに対して顕著な利得を示す（ジッター雑音が支配的な場合）。
• M = 4 の場合、振幅歪みを3 dB未満に保つためにはOSRが約4.4以上が推奨され、実務では通常これより大きい。
• このアプローチは半クロックレートパルスでも理想的な値（70.9 dBレンジ付近）に近いSNDRを維持し、DACの非理想性にもある程度耐える。