[論文レビュー] Architectural considerations in the design of a third-generation superconducting quantum annealing processor

Kelly Boothby, Colin Enderud+47 more|arXiv (Cornell University)|Aug 5, 2021

Quantum Computing Algorithms and Architecture参考文献 8被引用数 11

ひとこと要約

本論文は、D-Wave社の第3世代超伝導量子アニーリングプロセッサ「Advantage」のアーキテクチャ的革新を提示する。再設計されたタイルベースのレイアウトと高度な制御回路により、1キュービットあたり15倍の接続性を達成した。$Φ$-DACのフットプリントを3分の1に縮小し、1デバイスあたり4段階の制御を実現することで、プログラミングエラーを低減しながらも、ハミルトニアンのエネルギースケールを維持し、リードアウトおよびプログラミング時間は固定したままにした。これにより、スケーラブルで高精度な量子アニーリングが可能になった。

ABSTRACT

Early generations of superconducting quantum annealing processors have provided a valuable platform for studying the performance of a scalable quantum computing technology. These studies have directly informed our approach to the design of the next-generation processor. Our design priorities for this generation include an increase in per-qubit connectivity, a problem Hamiltonian energy scale similar to previous generations, reduced Hamiltonian specification errors, and an increase in the processor scale that also leaves programming and readout times fixed or reduced. Here we discuss the specific innovations that resulted in a processor architecture that satisfies these design priorities.

研究の動機と目的

• 従来の超伝導量子アニーラーが直面していた、長鎖埋め込みによる解の忠実度低下を引き起こす低キュービットあたり接続性という制限を克服すること。
• ハミルトニアンのエネルギースケールを損なわず、キュービット接続性を向上させること。これは、論理キュービットの性能を維持し、鎖融解エラーを低減するために不可欠である。
• ハミルトニアン仕様エラーを低減し、プロセッサのスケールと接続性が向上しても、プログラミングおよびリードアウト遅延を固定または短縮すること。
• 制御回路の統合、キュービットレイアウト、リードアウトアーキテクチャの見直しにより、スケーラブルで高精度な量子アニーリングを実現すること。

提案手法

• 24ノードを有するモジュラーなタイルベースアーキテクチャを採用し、内部、奇数ペア、外部の結合器を柔軟かつスケーラブルなレイアウトで配置することで、高い接続性を実現した。
• プロセス技術の向上により、$Φ$-DACの面積フットプリントを3分の1に縮小し、2段階から4段階への増加を実現。これにより、プログラミング速度を維持したまま、より高い精度の制御が可能になった。
• 従来世代と比較して、ほぼ3倍短縮された総長のQFPベースのシフトレジスタファブリックを実装。これにより、データリードアウトが高速化された。
• 周波数多重型超伝導マイクロレゾネータ（FASTRs）をプロセッサ周辺部に配置し、マイクロ波伝送測定により、シフトレジスタの並列かつ高帯域幅のリードアウトを可能にした。
• Φ-DAC、キュービット、結合器を含む、遮蔽され独立したモジュール（プレート）を設計。これにより、クロストークを低減し、反復的設計とスケーラビリティを実現した。
• 高分解能のΦ-DACを用いて、同時にキャリブレーションを実行し、制御精度を向上。これにより、寄生クロストークが低減し、ハミルトニアンの忠実度が向上した。

実験結果

リサーチクエスチョン

• RQ1 ハミルトニアンのエネルギースケールを損なわず、かつプログラミングおよびリードアウト遅延を増加させずに、超伝導量子アニーリングプロセッサにおけるキュービットあたり接続性を顕著に向上させることは可能か？
• RQ2 Φ-DAC制御回路のミニチュア化は、スケーラブルなアーキテクチャにおいて、より高いキュービット接続性と改善されたプログラミング精度を実現するために、どの程度の効果をもたらすか？
• RQ3 プロセッサのサイズと接続性が拡大する中で、高精度なハミルトニアン仕様を維持するために、どのようなアーキテクチャ的およびプロセス技術的革新が必要か？
• RQ4 データ転送およびリードアウトチェーンの再設計により、大規模量子プロセッサにおけるリードアウト遅延をどの程度低減できるか？
• RQ5 モularityとシールドは、高接続性量子プロセッサの信頼性、スケーラビリティ、保守性を実現するために果たす役割は何か？

主な発見

• 新アーキテクチャにより、キュービットあたり15倍の接続性（前世代の6倍）を達成。問題マッピングにおける長鎖埋め込みの必要性が顕著に低減した。
• Φ-DACのフットプリントを3分の1に縮小。これにより、1デバイスあたり2段階から4段階に増加。プログラミング時間に変化はなく、プログラミング精度が向上した。
• QFPベースのシフトレジスタの長さがほぼ3倍短縮され、リードアウト遅延が低減。30 MHzのバイアスライン帯域幅で、1トラックあたり約10 Mbits/sのデータレートを達成した。
• 周波数多重型マイクロレゾネータ（FASTRs）により、プロセッサ周辺部の全32本の線形トラックを並列かつ高帯域幅でリードアウト可能となり、リードアウト時間を最小限に抑えた。
• 遮蔽され独立したモジュラーなプレート設計により、クロストークが低減。高接続性トポロジーの信頼性ある反復的設計が可能になった。
• 高精度のΦ-DACと改善された制御回路により、ハミルトニアン仕様エラーが低減。エネルギースケールおよびプログラミング／リードアウト遅延は、前世代レベルを維持した。