[論文レビュー] Architecture-Dependent Execution Time of Shor's Algorithm

Rodney Van Meter, Kohei M. Itoh+1 more|ArXiv.org|Jul 4, 2005

Quantum Computing Algorithms and Architecture参考文献 2被引用数 12

ひとこと要約

本稿は、整数の素因数分解におけるショアのアルゴリズムの実行時間が、特に並列処理、キュービット接続性、クロック周波数に強く依存することを示している。抽象的並列（AC）アーキテクチャでは条件付き和アダーを、最近隣接（NTC）アーキテクチャではCDKMキャリーリップルアダーを用いて算術サブルーチンを最適化することで、標準のBCDPモジュラー指数計算に比べ最大100万倍の高速化を達成し、ACアーキテクチャでは0.3 Hzのクロック周波数でも576ビット数の因数分解を1か月未満で実行可能であり、NTCアーキテクチャでは27 Hzで同様の性能を達成した。

ABSTRACT

We show how the execution time of algorithms on quantum computers depends on the architecture of the quantum computer, the choice of algorithms (including subroutines such as arithmetic), and the ``clock speed'' of the quantum computer. The primary architectural features of interest are the ability to execute multiple gates concurrently, the number of application-level qubits available, and the interconnection network of qubits. We analyze Shor's algorithm for factoring large numbers in this context. Our results show that, if arbitrary interconnection of qubits is possible, a machine with an application-level clock speed of as low as one-third of a (possibly encoded) gate per second could factor a 576-bit number in under one month, potentially outperforming a large network of classical computers. For nearest-neighbor-only architectures, a clock speed of around twenty-seven gates per second is required.

研究の動機と目的

• 量子コンピュータアーキテクチャが整数因数分解のショアのアルゴリズムの実行時間に与える影響を分析すること。
• 並列ゲート操作、キュービット相互接続トポロジー、クロック周波数がアルゴリズム性能に与える影響を調査すること。
• 回路深さを最小限に抑えてスケーラビリティを向上させる、アーキテクチャ固有の算術アルゴリズム（例：条件付き和アダー、CDKMアダー）の開発と評価。
• 特に標準のBCDPモジュラー指数計算手法との比較において、アーキテクチャに配慮したアルゴリズム設計による性能向上を定量的に評価すること。
• 誤り訂正や物理的制約を含む現実的なハードウェア制約下でも、大きな数（例：576ビット）を因数分解可能かどうかを評価すること。

提案手法

• 抽象的アーキテクチャとして、任意のキュービット接続性と完全な並列処理を許容するAC（抽象的並列）と、最近隣のキュービット間でのみ相互作用を許可するNTC（最近隣限定、2キュービットゲート、並列）を設計した。
• アーキテクチャ固有のアダーを用いてモジュラー指数計算サブルーチンを最適化した：ACには条件付き和アダー、NTCにはCDKMキャリーリップルアダーを採用し、回路深さを最小化した。
• 各アルゴリズムバージョンの回路深さ（ゲートサイクル数としての実行時間）を計算し、深さはACでは約9n log²n、NTCでは約20n² log nに比例する。ここでnはビット数である。
• 1 Hzから1 GHzまでのさまざまなクロック周波数で性能を評価し、実行時間がクロック周波数に線形に比例することを確認した。
• 比較の基準として、BCDPモジュラー指数計算アルゴリズムを用い、約54n³ゲート時間、5nキュービットを要する。
• 問題サイズが576ビットから6,000ビットまでの範囲で、最適化されたアルゴリズムとBCDPの性能を対比するため、対数対数スケーリング分析を実施した。

実験結果

リサーチクエスチョン

• RQ1 並列処理のサポートとキュービット接続性の有無といった、量子アーキテクチャの選択がショアのアルゴリズムの実行時間に与える影響は何か？
• RQ2 アーキテクチャに配慮した算術設計（例：アダー選択）が、ショアのアルゴリズムにおけるモジュラー指数計算の回路深さと全体的な実行時間に与える影響は何か？
• RQ3 576ビット数を1か月未満で因数分解するには、それぞれのアーキテクチャに応じてどの程度のクロック周波数が必要か？
• RQ4 問題サイズが増加するにつれて、最適化されたアルゴリズムの性能向上はどの程度スケーリングされるか。特に6,000ビットを超える場合に注目する。
• RQ5 並列処理や長距離ゲート操作といったアーキテクチャ的特徴は、標準実装と比較してショアのアルゴリズムの遅延をどの程度低減できるか？

主な発見

• 任意のキュービット接続性を有する抽象的並列（AC）アーキテクチャでは、0.3 Hzのクロック周波数でも576ビット数を1か月未満で因数分解可能である。
• 最近隣接（NTC）アーキテクチャでは、576ビット因数分解を1か月未満で実行するには約27 Hzのクロック周波数が必要である。
• ACアーキテクチャ向けに最適化されたアルゴリズム（アルゴリズムD）は、576ビット数において標準のBCDPアルゴリズムに比べ約13,000倍の高速化を達成した。
• 6,000ビットを超える問題サイズでは、ACアーキテクチャ上のアルゴリズムDがBCDPに比べ最大100万倍の高速化を達成した。これは回路深さのスケーリング特性が優れているためである。
• アルゴリズムDの回路深さは約9n log²nに比例するが、NTC上のアルゴリズムFは約20n² log nに比例する。これは、制限された接続性がもたらす顕著な性能劣化を示している。
• ショアのアルゴリズムの実行時間は、多項式時間の時間計算量にのみ依存するのではなく、並列処理や相互接続トポロジーといったアーキテクチャ的要因が定数因子に大きく影響し、実用的な実装可能性に重要な役割を果たす。