[論文レビュー] Asynchronous Early Output Dual-Bit Full Adders Based on Homogeneous and Heterogeneous Delay-Insensitive Data Encoding

P. Balasubramanian, K. Prasad|arXiv (Cornell University)|Apr 25, 2017

Low-power high-performance VLSI design被引用数 3

ひとこと要約

本稿では、4相帰還ゼロハンドシェイキングプロトコルを用い、均一（1-of-2）および非均一（1-of-2 および 1-of-4）の遅延非依存符号化を採用した非同期的早期出力2ビットフルアダーの設計を提案する。32ビットリップカリー加算器（RCA）において、再帰的論理を含む設計では、非再帰的および弱指示型の対比設計と比較して最大22.2%の遅延低減と21.3%の面積削減を達成しており、電力コストを増加させることなく、32/28nm CMOS技術で検証済みである。

ABSTRACT

This paper presents the designs of asynchronous early output dual-bit full adders without and with redundant logic (implicit) corresponding to homogeneous and heterogeneous delay-insensitive data encoding. For homogeneous delay-insensitive data encoding only dual-rail i.e. 1-of-2 code is used, and for heterogeneous delay-insensitive data encoding 1-of-2 and 1-of-4 codes are used. The 4-phase return-to-zero protocol is used for handshaking. To demonstrate the merits of the proposed dual-bit full adder designs, 32-bit ripple carry adders (RCAs) are constructed comprising dual-bit full adders. The proposed dual-bit full adders based 32-bit RCAs incorporating redundant logic feature reduced latency and area compared to their non-redundant counterparts with no accompanying power penalty. In comparison with the weakly indicating 32-bit RCA constructed using homogeneously encoded dual-bit full adders containing redundant logic, the early output 32-bit RCA comprising the proposed homogeneously encoded dual-bit full adders with redundant logic reports corresponding reductions in latency and area by 22.2% and 15.1% with no associated power penalty. On the other hand, the early output 32-bit RCA constructed using the proposed heterogeneously encoded dual-bit full adder which incorporates redundant logic reports respective decreases in latency and area than the weakly indicating 32-bit RCA that consists of heterogeneously encoded dual-bit full adders with redundant logic by 21.5% and 21.3% with nil power overhead. The simulation results obtained are based on a 32/28nm CMOS process technology.

研究の動機と目的

• 最小限の遅延変動で早期出力を可能にする非同期的2ビットフルアダーの設計。
• 均一（1-of-2）および非均一（1-of-2 および 1-of-4）の遅延非依存データ符号化がアダー性能に与える影響の調査。
• 再帰的論理（暗黙的）をアダー設計に統合し、速度および面積効率を向上。
• 異なる符号化方式を用いた32ビットリップカリー加算器（RCA）の性能評価。
• 早期出力アダーに再帰的論理を組み込むことで、従来設計と比較して電力コストを増加させることなく、遅延と面積を低減できることの実証。

提案手法

• 遅延非依存性を保証するため、4相帰還ゼロハンドシェイキングプロトコルを採用。
• 均一符号化では、データ表現に1-of-2（デュアルレール）コードのみを用いる。
• 非均一符号化では、1-of-2 および 1-of-4 コードを組み合わせてデータを表現し、よりコンactな符号化を実現。
• 臨界パス遅延の低減と面積効率の向上を目的として、再帰的論理を暗黙的に統合。
• 性能評価のため、提案された2ビットフルアダーを用いて32ビットリップカリー加算器を構築。
• 遅延、面積、電力指標の評価のため、32/28nm CMOS技術を用いたシミュレーションを実施。

実験結果

リサーチクエスチョン

• RQ1 均一な遅延非依存符号化を用いた早期出力2ビットフルアダーは、性能向上を達成できるか？
• RQ2 非均一な遅延非依存符号化（1-of-2 および 1-of-4）は、非同期アダーの面積と遅延にどのような影響を与えるか？
• RQ3 非同期的2ビットフルアダーに再帰的論理を統合することで、どの程度の性能向上が達成可能か？
• RQ4 提案された早期出力アダーは、弱指示型の対比設計と比較して、遅延、面積、電力の観点でどの程度優れているか？
• RQ5 提案された符号化および再帰的論理技術を用いることで、32ビットRCAの性能はどの程度向上できるか？

主な発見

• 再帰的論理を組み込んだ均一符号化2ビットフルアダーを用いた早期出力32ビットRCAは、弱指示型の対比設計と比較して22.2%の遅延低減を達成。
• 同じ設計では、電力コストに影響を及げないまま15.1%の面積削減を報告。
• 非均一符号化の場合、再帰的論理を有する早期出力32ビットRCAは、弱指示型設計と比較して21.5%の遅延低減と21.3%の面積削減を示した。
• すべての性能向上は、電力消費量の増加なしに達成されており、電力オーバーヘッドなし（ゼロ）であることを確認。
• 32/28nm CMOSプロセス技術を用いた検証により、スケーラビリティおよび実用的妥当性が裏付けられた。
• 再帰的論理の統合は、均一および非均一符号化の両方の方式において、性能向上に顕著な寄与を示した。