[論文レビュー] Asynchronous Early Output Section-Carry Based Carry Lookahead Adder with Alias Carry Logic

P. Balasubramanian, Cuong Dang+2 more|arXiv (Cornell University)|Oct 16, 2017

Low-power high-performance VLSI design被引用数 3

ひとこと要約

この論文は、32/28nm CMOSプロセスを用いて、遅延に依存しない動作を実現する二重レール符号化と4相ハンドシェイキングを活用した、エイリアスキャリーロジックを備えた非同期的早期出力セクションキャリー基盤キャリーローカルトアダー（SCBCLA）を提案する。弱いインジケーションを伴うSCBCLAに比べ13%の面積削減、早期出力再帰的CLAに比べ16%の遅延削減を達成し、パワーまたは面積の増加なしに実現した。

ABSTRACT

A new asynchronous early output section-carry based carry lookahead adder (SCBCLA) with alias carry output logic is presented in this paper. To evaluate the proposed SCBCLA with alias carry logic and to make a comparison with other CLAs, a 32-bit addition operation is considered. Compared to the weak-indication SCBCLA with alias logic, the proposed early output SCBCLA with alias logic reports a 13% reduction in area without any increases in latency and power dissipation. On the other hand, in comparison with the early output recursive CLA (RCLA), the proposed early output SCBCLA with alias logic reports a 16% reduction in latency while occupying almost the same area and dissipating almost the same average power. All the asynchronous CLAs are quasi-delay-insensitive designs which incorporate the delay-insensitive dual-rail data encoding and adhere to the 4-phase return-to-zero handshaking. The adders were realized and the simulations were performed based on a 32/28nm CMOS process.

研究の動機と目的

• 高性能コンputィングシステム向けに低面積・低遅延の非同期アダーを設計すること。
• 既存のキャリーローカルトアダーの面積およびタイミングの制限を克服し、早期出力機能を導入すること。
• セクションキャリー基盤CLアーキテクチャにエイリアスキャリーロジックを統合することで、非同期設計の効率を向上させること。
• 遅延に依存しない動作とパワー効率を維持しながら、性能指標を向上させること。
• 32ビット構成を用いて、提案されたアダーを既存の非同期CLアダー設計と比較して評価すること。

提案手法

• 32ビットアダーを管理しやすいセクションに分割するセクションキャリー基盤キャリーローカルトアーキテクチャを採用し、キャリー計算の高速化を図る。
• エイリアスキャリーロジックを導入して早期出力信号を生成し、面積やパワーの増加なしにクリティカルパス遅延を短縮する。
• 非同期動作を保証するため、二重レールデータ符号化と4相リターン・トゥ・ゼロハンドシェイキングを採用する。
• 非同期設計は準遅延に依存しない構造を採用しており、ゲートおよび配線遅延が変動しても正しく動作することを保証する。
• 正確なパワー、面積、遅延モデリングを可能にするために、32/28nm CMOSプロセスに基づく実装を採用する。
• シミュレーションを実施し、提案されたSCBCLAを弱いインジケーションを伴うSCBCLAおよび早期出力再帰的CLA（RCLA）と比較する。

実験結果

リサーチクエスチョン

• RQ1 非同期キャリーローカルトアダーを、面積を低減しつつ低遅延に最適化する方法は何か？
• RQ2 エイリアスキャリーロジックは、面積やパワーの増加なしにセクションキャリー基盤CLアーキテクチャにおけるクリティカルパス遅延を効果的に短縮できるか？
• RQ3 エイリアスキャリーロジックを備えた早期出力SCBCLAは、既存の非同期CLアダー設計と比較して、性能およびリソース使用量においてどのように差をつけるか？
• RQ4 二重レール符号化と4相ハンドシェイキングの統合は、提案された設計の信頼性をどの程度向上させるか？
• RQ5 エイリアスキャリーロジックを備えた非同期SCBCLAにおいて、面積、遅延、パワー消費のトレードオフはどのようなものか？

主な発見

• 提案されたエイリアスキャリーロジックを備えた早期出力SCBCLAは、弱いインジケーションを伴うSCBCLAに比べ13%の面積削減を達成し、遅延やパワー消費の増加なしに実現した。
• 早期出力再帰的CLA（RCLA）と比較すると、提案された設計は16%の遅延削減を達成し、ほぼ同一の面積と平均パワー消費を維持した。
• 二重レール符号化と4相リターン・トゥ・ゼロハンドシェイキングにより、遅延に依存しない動作を維持し、変動する遅延下でも正しく動作することを保証した。
• すべての非同期CLアダー設計、包括して提案されたものも、正確な性能評価を可能にするために32/28nm CMOSプロセスで実装された。
• シミュレーションにより、エイリアスキャリーロジックが早期出力生成を可能にし、面積やパワーのオーバーヘッドなしにクリティカルパス遅延の短縮に寄与することが確認された。
• 結果として、エイリアスキャリーロジックを備えた提案されたSCBCLAは、非同期算術回路における面積、遅延、パワー効率の間で良好なトレードオフを実現していることが示された。